特許の英語＆特許翻訳の対訳（色々な分野）

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはパワーダイオード整流器を包含するパワー半導体デバイスに関し、特に、半導体集積回路に実装されたパワーダイオードおよびその実装方法に関する。
【背景技術】
【０００２】
上で参照された特許及び係属中の特許出願は、半導体ボディーのある表面で共通の電極がゲートおよびソース／ドレイン領域と接触する１またはそれ以上のＭＯＳＦＥＴ構造を含む半導体パワーダイオードおよび整流器を開示する。
【０００３】
該ダイオードは、低い抵抗と、早い回復時間と、非常に低い順方向電圧降下を備える。該ダイオードは、集積回路において、誘電デバイスとして機能することができる。ある実施形態では、ダイオードに対するあるコンタクトは、半導体構造の中または表面の上においてゲートおよびソース／ドレインと接触する共通の電極である。別のコンタクトは、半導体構造の対向する側に配置されることができ、さもなければ、半導体構造において第２のソース／ドレインと電気的に接触する。
【０００４】
集積回路におけるコンポーネントとして製造されたとき、ダイオード構造は、ダイオードの電極を集積回路のパワーコンタクトに接続するパワーバスを備えた集積回路構造から電気的に絶縁されなければならない。ダイオードは、反対に作用する回路演算なしで、集積回路に関するパワーソースとして有効に作用しうる。
【０００５】
本発明は、プロセスを指向し、パワーダイオードが集積回路の集積部分を有する構造を結果として生ずる。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明によれば、集積回路が形成されうる基板のドーパント伝導と反対のドーパント伝導を備えたダイオード領域を有する半導体基板に、１またはそれ以上のダイオード領域が形成される。例えば、Ｎ−／Ｎ＋ドーパントは、Ｐ−／Ｐ＋ドーパントを備えた基板に打ち込まれうる。別の実施形態では、半導体基板にトレンチが形成され、次いで、ドープされたＮ−／Ｎ＋半導体材料でエピタキシャルに満たされる。
【０００７】
ダイオード領域は、基板に対して反対の伝導のエピタキシャル半導体成長によって引き続き補充された基板にエッチングされたトレンチの側壁に誘電スペーサによって、または、浅いトレンチ酸化物絶縁体によって、集積回路領域から絶縁される。
【０００８】
複数のソース／ドレインおよびゲート領域が、上述の共通の譲受された特許および特許出願に記載された技術を使用して、デバイス領域の表面に形成される。ゲート制御チャネルによって表面ソース／ドレイン領域に接続された内部ソース／ドレイン領域は、例えば、浅いトレンチ絶縁によって表面の複数のソース／ドレイン領域から絶縁されたインプラント接触チャネルを介して半導体基板の表面から接触される。
【０００９】
集積回路に生じたダイオードは、前掲の共通の所有者の特許に記載されたダイオードの特徴及び性能を有し、更に、改善された電気的絶縁性、および、基板表面からの電気的アクセスを有する。
【００１０】
本発明の目的および特徴は、添付の図面を参照して添付の特許請求の範囲および以下の発明の詳細な説明からより明らかになろう。
【発明を実施するための最良の形態】
【００１１】
集積回路に関するパワーソースは、集積回路から分離されているが、集積回路に組み込まれた方が都合がよいダイオード整流器を要求する。図３２乃至３４は、本発明の実施形態によるパワーダイオードを包含する集積回路を図示する平面図である。典型的には、集積回路は、基板１０の第１の部分１２に製造された集積回路と、基板１０の第２の部分の保護環１４内に製造されたパワーダイオードとを備えたシリコン基板１０に製造される。保護環１４およびそこに製造されたダイオード構造体は、ここで更に詳述するように集積回路１２から電気的に絶縁される。
【００１２】
保護環１４内のダイオードは、複数のユニットセル１６を有し、各々は、ゲート電極と、ゲートで制御されたチャネルを介して内部ソース／ドレイン領域に接続された１またはそれ以上の表面指向性ソース／ドレイン領域とを包含する。任意のドーププラグ（Ｐ）１８は、ユニットセル１６と並列にバイパスダイオードとしてダイオード領域に設けられ得る。アノード２０は、ユニットセル１６の表面指向ソース／ドレイン領域およびゲートに対して共通のメタライゼーションを有し、カソード電極２４は、深いＮ＋インプラント２６を介して全てのユニットセルに対して内部ソース／ドレイン領域共通に接触する。本発明によれば、インプラント２６は、ユニットセルの表面ソース／ドレイン領域およびゲートから電気的に絶縁され、保護環１４内のダイオード構造体は、集積回路領域１２から誘電的に絶縁される。
【００１３】
参照された特許に記載されているように、ユニットセルは、図３２に示されたような短い方形構造、図３３に示されたような六角形構造、図３４に示されたような細長いストライプを含む多くの形状をとることができる。
【００１４】
図１乃至２４を参照すると、本発明の実施形態のよるパワーダイオードを包含する集積回路を製造するステップを図示する断面図が示されている。出発材料は、層３０の上にエピタキシャル成長されたＰ−ドープ層３２と、Ｐ＋ドープ層３０とを含むシリコン基板である。シリコン酸化層３４は、層３２の表面の上に成長され、次いで、フォトレジストパターン３６が、パワーダイオード領域を画定するために酸化膜３４の表面上に形成される。１つより多いパワーダイオードが製造されうるならば、複数のフォトレジスト開口部が画定される。図２では、シリコン層３２においてトレンチを形成するために、在来の異方性エッチングが、実行される。その後、図３に示したように、フォトレジストが除去され、トレンチの底から材料を除去するために異方性エッチングの後に気相成長によってシリコントレンチの側壁に、酸化シリコンまたは窒化シリコンスペーサ３８が、形成される。エピタキシャル成長を容易にするための表面処理の後、Ｎ＋層４０およびＮ−層４２を形成するのに、選択的エピタキシャル成長が採用され、それらがトレンチを満たす。酸化物層３４は、選択的エピタキシャル成長のためのマスクとして機能する。
【００１５】
図４では、酸化物３４がエッチングによって除去され、次いで、複数のトレンチが異方性エッチングによって表面に形成され、次いで、トレンチ表面が、在来の浅いトレンチアイソレーション（ＳＴＩ）４４を形成するために酸化される。次いで、構造体の表面は、２つの酸化物絶縁領域４４の間に深いＮ＋インプラント４８を画定するために、図５に示したようなフォトレジスト４６でパターニングされる。Ｎ＋インプラントのドーパントとして、リンまたは砒素のいずれかを使用することができる。
【００１６】
図６では、フォトレジスト４６が剥がされ、保護環１４を形成するボロンおよびＢＦ２でＰ保護環および任意のＰプラグ（図示せず）を画定するために表面上に、フォトレジストパターン５０が形成される。
【００１７】
保護環１４の形成に続いて、フォトレジスト５０は除去され、図７に示したように、集積回路においてＣＭＯＳトランジスタのためにＰ領域５２およびＮ領域５４を形成する際のイオン打ち込みのために、表面は再び選択的にマスクされる。その後、ゲート酸化物５６が、図８に示したように構造体の表面上に成長される。パワーダイオードのゲート酸化物の厚さが、Ｐ領域５２およびＮ領域５４の集積回路トランジスタのものと異なるならば、ゲート酸化物の成長は、集積回路領域の超える酸化物の成長を制限するために、適当なマスキングで２つの異なる時間を要する。図９では、ポリシリコンの第１の層（３０乃至２５０ｎｍ）が堆積される。ダイオードの上のポリシリコン層が、集積回路の上のものと異なる場合、図１０に示したようなポリシリコンエッチングによってダイオードの上からポリシリコンを除去するために、図９に示したようなフォトレジストマスクが採用され、次いで、ポリシリコンの第２の層５８’（３０乃至１５０ｎｍ）が、ダイオード領域の表面、および、集積回路領域の上の第１のポリシリコン層５８の上に堆積される（図１１）。また、スーパーダイオードの上のポリシリコンの厚さが集積回路トランジスタの上のポリシリコンの厚さと同じならば、フォトレジストマスキング、エッチング、および、第２のポリシリコン堆積のステップは必要ではない。
【００１８】
その後、フォトレジストパターンは、図１２に示すように集積回路領域を覆うように形成され、次いで、ダイオード領域の表面の中に砒素を打ち込む（３０乃至１５０ｎｍ）。この砒素の打ち込みは、ダイオードの表面に対する表面電極の後のオーミック接触を容易にする。図１３では、図１２のフォトレジストが除去され、ＣＶＤ酸化シリコンの層６０が１００乃至４００ｎｍのオーダーの厚さで堆積される。次いで、フォトレジストパターン６２が採用され、パワーダイオードに関するＭＯＳトランジスタユニットセルを画定し、集積回路領域を被覆する。マスク６２は複数のユニットセルを形成するのに使用されることは明らかである。
【００１９】
次いで、等方性エッチングが図１４に示したように適用され、フォトレジストマスク６２の下の酸化物６０を可変的にエッチングし、ダイオード領域の上の他の場所で酸化物６０を除去する。酸化物のエッチングが、ポリシリコン層５８で停止することは明らかであろう。その後、同じマスクを使用して、ポリシリコン層５８が異方性エッチングされ、ダイオード領域の上でシリコン層５６から除去される。第１のボロンインプラント（ドーズ量＝１．５〜５．５Ｅ１２／ｃｍ２、エネルギ：４０〜８０ＫｅＶ）は、ダイオード構造体のゲート酸化物５８に対して位置が調整されたＰドープ領域６４を形成する。このボロンインプラントはまた、異方性ポリシリコンエッチングの前に実行されうる。
【００２０】
その後、酸化物５６は、図１５に示したようにゲート構造を除いて、ダイオード領域の表面から除去される。次いで、Ｐドープ領域６４にＮドープソース／ドレイン領域６６を引き続き形成するための急速アニーリングに続いて、砒素が打ち込まれる（ドーズ量＝１．０〜５．０Ｅ１３／ｃｍ２、エネルギ：４０〜６０ＫｅＶ）。急速アニーリングは、ゲート酸化物５６の下で打ち込まれた砒素を駆動させる。
【００２１】
次いで、デバイス領域の露出したシリコン表面は、図１６に示したようにシリコンの５０乃至２００ｎｍを除去するために異方性にエッチングされ、その後、ＢＦ２インプランテーション（ドーズ量＝１．０〜５．０Ｅ１５／ｃｍ２、エネルギ：１０〜６０ＫｅＶ）が打ち込まれ、ＢＦ２を活性化させ、Ｐドープ表面領域のＰタイプドーピング（例えば、ボロン）を増大させるためにアニールされる。図１７に示したように、次いで、フォトレジストが除去され、第２のボロン打ち込み（ドーズ量＝１．０〜２．５Ｅ１２／ｃｍ２、エネルギ：２０〜６０ＫｅＶ）が採用され、米国特許第６，６２４，０３０号（前掲）に更に記載されているように、パワーダイオードセルのチャネルに関して横方向の傾斜したP型ポケット６８が形成される。
【００２２】
次いで、図１８乃至２１に示したように、集積回路が製造される。フォトレジストパターンが最初に形成され、ダイオード領域を被覆し、図１８に示したように集積回路領域だけ露出させ、次いで、酸化物層６０は、集積回路領域で除去される。図１９では、スーパーダイオード領域を被覆し、集積回路に関するＭＯＳトランジスタゲート領域を画定するために別のフォトレジストパターンが形成される。露出したポリシリコン層は、異方性ポリシリコンエッチングによって除去され、Ｐ領域５２およびＮ領域５４にトランジスタのゲート構造体を形成する。次いで、フォトレジストは図２０に示したように除去され、スーパーダイオード領域およびＰチャネルＭＯＳトランジスタ（例えば、Ｎウェル）領域を被覆するように別のフォトレジストパターンが使用され、次いで、リン又は砒素が打ち込まれ、Ｎチャネルソース及びドレインを形成し、図２０に示したようにＮチャネルトランジスタポリシリコンゲートにドープする。
【００２３】
次いで、フォトレジストは、図２１に示したように除去され、別のフォトレジストパターンが、パワーダイオード領域、および、ＮチャネルＭＯＳトランジスタ（例えば、Ｐウェル）領域を被覆する。次いで、ボロン及び／又はＢＦ２が打ち込まれ、Ｐチャネルソースおよびドレイン領域を形成し、図２１に示したようにＰチャネルトランジスタポリシリコンゲートにドープする。次いで、フォトレジストが図２２に示すように剥離され、ＣＶＤ酸化シリコン、ＰＳＧ、または、ＢＰＳＢのような相互誘電体（inter-dielectric）の層７０が、構造体の表面の上に堆積される。次いで、パワーダイオードおよび集積回路のための接触領域を開けるために露出した酸化物層のエッチングに続いてコンタクト領域を画定するために、酸化物層７０はフォトレジストマスクされる。図２４では、フォトレジストを除去し、金属アノード接触７２と、金属カソード接触７４と、表面ソース／ドレイン６６およびゲート５８に対する金属アノード接触７６と、Ｐウェル５２およびＮウェル５４におけるＣＭＯＳトランジスタに対するソース及びドレイン接触７８とを形成するための在来のフォトマスキングおよびエッチングを使用し、金属の層を堆積させることにより、金属相互接続を形成することによりデバイスを完成させる。
【００２４】
図２４に示した最終製品では、酸化物又は窒化物スペーサ３８が、集積回路からパワーダイオードを電気的に絶縁するのに採用される。図２５乃至２６は、本発明の他の実施形態による絶縁されたダイオード領域の製造を図示した断面図である。図２５に示したように、スタートのＰ−／Ｐ＋基板は、図２に示したようにトレンチの形成なしで絶縁領域を提供するように形成された浅いトレンチ絶縁領域８０を有する。図４の説明で述べたように、在来の浅いトレンチ絶縁方法ではなくて、在来の局所的酸化が用いられ得る。その後、図２６に示したように、パワーダイオードに関してＮ−／Ｎ＋ウェルを形成するために異なるエネルギーおよびドーズ量でリン及び／又は砒素の複数インプラントでスーパーダイオード領域を画定するために、フォトレジストパターンを採用する。また、１より多いパワーダイオードが製造されうるならば、複数のフォトレジスト開口部が画定される。
【００２５】
浅いトレンチ絶縁を使用した最終製品を図２７に示す。それは、ＳＴＩ酸化物８０によって置換された図２４における酸化物又は窒化物スペーサ３８を除いて、図２４に示した最終構造と同様である。図５乃至２４に示したような全てのプロセスのステップを、図２７の最終製品を構成するのに採用することができる。
【００２６】
図２８は、本発明の実施形態による別の構造の断面図を示し、パワーダイオードのＮ−層４２とＮ＋層４０との間のスーパー接合領域８４の規定（provision）を除いて図２４のデバイスと同様である。スーパー接合の規定（provision）は、前掲の米国特許第６，７４３，７０３号に記載されている。
【００２７】
本発明の別の実施形態では、パワーダイオードにおいて低減した逆バイアスリーク電流が、図２９の８６で示したような金属アノードのゲートの下の浅いボロンインプラントによってもたらされる。逆バイアスリーク電流を低減するための全てのゲート構造の下の軽いドープのボロンインプラントの使用は、シリアル番号10/159,558の一部係属米国特許出願（前掲）に記載されている。
【００２８】
米国特許第６，５１５，３３０号（前掲）に記載されたように、空乏領域が電流を制限するためにピンチオフするように、イオンインプランテーションを合わせた本体にＰドーピングプロファイル８８を提供することにより、パワーダイオードにおける電流制御に関して強化ピンチオフが、提供されうる。これを図３０に示す。
【００２９】
本発明の他の実施形態では、チャネル領域は、図２４の６８で示したようにテーパーである必要はないが、図３１に示した最終製品の６８’で示したように実質的に一定の厚さを有しうる。製造に関するこの構造及び方法は、米国特許第６，４２０，２２５号（前掲）に記載されている。
【００３０】
本発明による１またはそれ以上のスーパーパワーダイオードを含む集積回路のいくつかの実施形態を記載してきた。しかしながら、本発明は、特定の実施形態を参照して記載しているに過ぎず、該記載は、本発明の例示に過ぎず、本発明を制限するものではない。種々の修正及び応用が、添付の特許請求の範囲によって確定された発明の精神及び範囲を逸脱することなく当業者によって可能であろう。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図３】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図４】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図５】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図６】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図７】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図８】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図９】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１０】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１１】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１２】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１３】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１４】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１５】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１６】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１７】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１８】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図１９】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２０】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２１】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２２】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２３】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２４】本発明の実施形態によるパワーダイオードを包含する集積回路を製造するステップを図示した断面図である。
【図２５】本発明のある実施形態による絶縁されたダイオード領域のせいぞうを図示する断面図である。
【図２６】本発明のある実施形態による絶縁されたダイオード領域のせいぞうを図示する断面図である。
【図２７】別のパワーダイオード構造を図示する断面図である。
【図２８】別のパワーダイオード構造を図示する断面図である。
【図２９】別のパワーダイオード構造を図示する断面図である。
【図３０】別のパワーダイオード構造を図示する断面図である。
【図３１】別のパワーダイオード構造を図示する断面図である。
【図３２】本発明の実施形態によるパワーダイオードを包含する集積回路を図示する平面図である。
【図３３】本発明の実施形態によるパワーダイオードを包含する集積回路を図示する平面図である。
【図３４】本発明の実施形態によるパワーダイオードを包含する集積回路を図示する平面図である。

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【特許請求の範囲】
【請求項１】
半導体集積回路であって、
ａ）第１の伝導型の材料を有する半導体基板と、
ｂ）集積回路が製造される前記基板に第１の領域と、
ｃ）前記基板に、パワーダイオードが製造される第２の伝導型の材料を有する第２の領域と、
ｄ）前記第１の領域と前記第２の領域との間に電気的に絶縁を設け、前記第１の領域と前記第２の領域との間に配置される誘電材料と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記誘電材料が、半導体基板の表面に形成された酸化シリコンからなり、前記第２の領域が第２の伝導型のインプラントドーパントを包含することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記誘電材料が酸化シリコンからなることを特徴とする請求項２に記載の集積回路。
【請求項４】
前記第２の領域が、前記基板の一方の表面のトレンチに成長されたエピタキシャル半導体材料を包含し、前記誘電材料が、前記トレンチの側壁に形成されたスペーサを有することを特徴とする請求項１に記載の集積回路。
【請求項５】
前記パワーダイオードが、第１の電極として機能する基板の表面上に伝導層を含み、伝導が前記表面から基板内に延び、第２の電極として機能する第２の伝導型の半導体材料と接触する、ことを特徴とする請求項１に記載の集積回路。
【請求項６】
前記パワーダイオードが、複数のＭＯＳソース／ドレインエレメントおよび前記第１の電極によって一緒に全て接続された関連するゲートエレメントと、前記第２の領域の第２の伝導型の半導体層とを有し、複数のＭＯＳソース／ドレインエレメントが製造され、前記半導体層が、前記第２の電極と接触していることを特徴とする請求項５に記載の集積回路。
【請求項７】
各ＭＯＳソース／ドレインエレメントが、ゲートエレメントによって制御されたチャネルを介して前記半導体層と電気的に接触可能であることを特徴とする請求項６に記載の集積回路。
【請求項８】
各チャネルが、半導体層からチャネル領域を分離する傾斜したＰ−Ｎ接合を備えたゲートエレメントの下で横方向に傾斜していることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記Ｐ−Ｎ接合が、低減した逆バイアスリーク電流を提供するように、全てのゲートエレメントの下に横たわることを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記誘電材料が、反動滝版の表面に形成された酸化シリコンからなり、前記第２の領域が第２の伝導型のインプラントドーパントを含むことを特徴とする請求項５に記載の集積回路。
【請求項１１】
前記誘電材料が酸化シリコンからなることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
前記第２の領域が、前記基板の表面のトレンチに成長されたエピタキシャル半導体材料を含み、前記誘電材料が、前記トレンチの側壁に形成されたスペーサを含むことを特徴とする請求項５に記載の集積回路。
【請求項１３】
半導体ボディにパワーダイオードを含む集積回路を製造する方法であって、
ａ）第１の伝導型の表面層を含む半導体基板を提供するステップと、
ｂ）集積回路が製造される第２の領域から、パワーダイオードが分離されて製造される第１の領域の周りの半導体基板の表面に誘電材料を形成するステップと、
ｃ）前記第１の領域に第２の伝導型の半導体材料を形成するステップと、
ｄ）前記第２の領域に集積回路を製造するステップと、
ｅ）デバイス領域の表面、および、第２の伝導型の半導体材料に、複数のＭＯＳソース／ドレインエレメントおよび関連するゲートエレメントを製造するステップと、
ｆ）前記複数のＭＯＳソース／ドレインエレメントおよび関連するゲートエレメントを接続する第１のダイオード電極を形成するステップと、
ｇ）前記デバイス領域の表面から、第２のダイオード電極として第２の伝導型の半導体材料に伝導を形成するステップと
を有することを特徴とする方法。
【請求項１４】
前記ステップｂ）が、前記第１の領域にトレンチを形成するステップと、前記トレンチに誘電側壁スペーサを形成するステップとを含み、
前記ステップｃ）が、前記トレンチに第２の伝導型の半導体材料をエピタキシャル成長させるステップを含む
ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ステップｂ）が、前記半導体基板の表面に誘電材料を形成するステップを含み、
前記ステップｃ）が、第２の伝導型のドーパントを前記第１の領域内に打ち込むステップを含む
ことを特徴とする請求項１３に記載の方法。
【請求項１６】
ｈ）前記誘電材料と隣接する前記第１の領域に第１の伝導型のドープされた保護環を形成するステップ
を更に有することを特徴とする請求項１３に記載の方法。
【請求項１７】
ｉ）第２の型の半導体材料内に延びる第１の領域に第１の伝導型のプラグを形成するステップ
を更に有することを特徴とする請求項１６に記載の方法。
【請求項１８】
前記ステップｇ）が、前記伝導と複数のＭＯＳソース／ドレインエレメントとの間に誘電性のスペーサを形成するステップを含む、ことを特徴とする請求項１３に記載の方法。
【請求項１９】
前記ステップｄ）が、ＣＭＯＳトランジスタに関する複数のＮウェルと、複数のＰウェルとを形成するステップを含むことを特徴とする請求項１３に記載の方法。

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INTEGRATED CIRCUIT INCLUDING POWER DIODE

BACKGROUND OF THE INVENTION
[0001] This invention relates generally to power semiconductor devices including power diode rectifiers, and more particularly the invention relates to a power diode fabricated in a semiconductor integrated circuit and the method of fabricating the same.
[0002] The above referenced patents and pending patent application disclose semiconductor power diodes and rectifiers including one or more MOSFET structures in which a common electrode contacts gates and source/drain regions in one surface of a semiconductor body. The diodes have low on resistance, fast recovery time, and a very low forward voltage drop. The diodes can function as a discrete device and in an integrated circuit, hi one embodiment, one contact to the diode is the common electrode contacting the gates and source/drain regions in or on one surface of the semiconductor structure. Another contact can be placed on an opposing of the semiconductor structure or otherwise electrically contacting second source/drain regions in the semiconductor structure.
[0003] When fabricated as a component in an integrated circuit, the diode structure must be electrically isolated from the integrated circuit structure with power buses connecting electrodes of the diode to power contacts of the integrated circuit. The diode can the be effectively operated as a power source for the integrated circuit without adversely effecting circuit operation.
[0004] The present invention is directed to a process and resulting structure in which a power diode comprises an integral part of an integrated circuit.
SUMMARY OF THE INVENTION
[0005] hi accordance with the invention, one or more diode regions are formed in a semiconductor substrate with the diode regions having a dopant conductivity opposite to the dopant conductivity of the substrate in which an integrated circuit is to be formed. For example, N-/N+ dopant can be implanted in a substrate having P-/P+ dopant. Alternatively, a trench can be formed in the semiconductor substrate and then refilled epitaxially with doped N-/N+ semiconductor material.
[0006] A diode region is electrically isolated from the integrated circuit region by shallow trench oxide isolation or by dielectric spacers on sidewalls of an etched trench in the substrate which is subsequently refilled by epitaxial semiconductor growth of conductivity opposite to the substrate.
[0007] A plurality of source/drain and gate regions are formed in a surface of the device region using the technology disclosed in the above commonly assigned patents and application. An internal source/drain region, which is connected to the surface source/drain region by gate controlled channels, is contacted from the surface of the semiconductor substrate through an implanted contact channel which is electrically isolated from the plurality of source/drain regions on the surface by shallow trench isolation, for example.
[0008] The resulting diode in the integrated circuit has the feature and performance of diodes described in the commonly owned patents, supra, with improved electrical isolation and electrical access from the substrate surface.
[0009] The invention and objects and features thereof will be more readily apparent from the following detailed description and appended claims when taken with the drawings.
BRIEF DESCRIPTION OF THE DRAWINGS
Figs. 1-24 are section views illustrating steps in fabricating an integrated circuit including a power diode in accordance with embodiments of the invention.
Figs. 25-26 are section views illustrating the fabrication of an isolated diode region in accordance with one embodiment of the invention.
Figs . 27-31 are section views illustrating alternative power diode structures.

Figs 32-34 are top views illustrating integrated circuits including power diodes in accordance with embodiments of the invention.

DETAILED DESCRIPTION OF ILLUSTRATED EMBODIMENTS
[0010] Power sources for integrated circuits require diode rectifiers which can be separate from the integrated circuit but which advantageously are incorporated in the integrated circuit. Figs. 32-34 are top views illustrating integrated circuits including power diodes in accordance with embodiments of the present invention. Typically the integrated circuits are fabricated in a silicon substrate 10 with the integrated circuit fabricated in a first portion 12 of substrate 10 and a power diode fabricated within a guard ring 14 in a second portion of substrate 10. Guard ring 14 and the diode structures fabricated therein are electrically isolated from integrated circuit 12 as will be described further herein.
[0011] The diode within guard ring 14 comprises a plurality of unit cells 16, each of which includes a gate electrode and one or more surface oriented source/drain regions which are connected to an internal source/drain region though a gate controlled channel. An optional doped plug (P) 18 can be provided in the diode region as a bypass diode in parallel with unit cells 16. Anode 20 comprises common
metallization to the gates and surface oriented source/drain regions of the unit cells 16, and a cathode electrode 24 contacts an internal source/drain region common to all unit cells through a deep N+ implant 26. rn accordance with the invention, implant 26 is electrically isolated from the gates and surface source/drain regions of the unit cells, and the diode structure within guard ring 14 is dielectrically isolated from integrated circuit area 12.
[0012] As described in the referenced patents, the unit cells can take many forms including short rectangular structures as shown in Fig. 32, hexagonal structures as shown in Fig. 33, and elongated stripes as shown in Fig. 34.
[0013] Consider now Figs. 1-24 which are section views illustrating steps in fabricating an integrated circuit including a power diode in accordance with embodiments of the invention. The starting material is a silicon substrate including a P+ doped layer 30 and a P- doped layer 32 which can be epitaxially grown on layer 30. A silicon oxide layer 34 is grown on a surface of layer 32, and then a photoresist pattern 36 is formed on the surface of oxide 34 to define the power diode area. If more than one power diode is to be fabricated, multiple photoresist openings would be defined. In Fig. 2 a conventional anisotropic etch is performed to form a trench in silicon layer 32. Thereafter, as shown in Fig. 3, the photoresist is removed and silicon oxide or silicon nitride spacers 38 are formed on sidewalls of the silicon trench by vapor deposition followed by anisotropic etch to remove material from the bottom of the trench. After surface treatment to facilitate epitaxial growth, selective epitaxial deposition is employed to form N+ layer 40 and N- layer 42 which fill the trench. The oxide layer 34 functions as a mask for the selective epitaxial deposition.
[0014] hi Fig. 4 oxide 34 is removed by etching, and then a plurality of trenches are formed in the surface by anisotropic etch and then the trench surfaces are oxidized to form conventional shallow trench isolation (STI) 44. The surface of the structure is then patterned with photoresist 46 as shown in Fig. 5 to define a deep N+ implant 48 between two oxide isolation areas 44. Either phosphorus or arsenic can be used as the implanted N+ dopant.
[0015] In Fig. 6 photoresist 46 is stripped and a photoresist pattern 50 is formed over the surface to define a P guard ring and optionally a P plug (not shown) with boron and BF2 implant forming guard ring 14.
[0016] Following formation of guard ring 14, photoresist 50 is removed and the surface is again selectively masked for ion implantation in forming P wells 52 and N wells 54 for CMOS transistors in the integrated circuit, as shown in Fig. 7.
Thereafter, gate oxide 56 is grown on the surface of the structure as shown in Fig. 8. If the gate oxide thickness of the power diode is different from that of the integrated circuit transistors in P well 52 and N well 54, then the gate oxide growth requires two different time periods with suitable masking to limit growth of the oxide over the integrated circuit wells. In Fig. 9 a first layer of polysilicon (30-250 nm) is deposited. If the polysilicon layer over the diode is different from that over the integrated circuit, photoresist masking as shown in Fig. 9 is employed to remove the polysilicon from over the diode by polysilicon etch as shown in Fig. 10, and then a second layer 58' of polysilicon (30-150 nm) is the deposited on the surface of the diode region and over the first polysilicon layer 58 over the integrated circuit region. (Fig. 11) Again, if the polysilicon thickness over the super diode is the same as the polysilicon thickness over the integrated circuit transistors, the photoresist masking, etching and second polysilicon deposition steps are not necessary.
[0017] Thereafter, a photoresist pattern is formed to cover the integrated circuit area as shown in Fig. 12, and then arsenic is implanted (30-150 nm) into the surface of the diode region. This arsenic implant facilitates the later ohmic contact of a surface electrode to the surface of the diode. In Fig. 13, the photoresist of Fig. 12 is removed and a layer 60 of CVD silicon oxide is deposited with thickness on the order of 100-400 nm. A photoresist pattern 62 is then employed to define the MOS transistor unit cells for the power diode and to cover the integrated circuit area. It will be appreciated that mask 62 is used in forming a plurality of unit cells.
[0018] Isotropic etch is then applied as shown in Fig. 14 to variably etch oxide 60 under photoresist mask 62 and remove oxide 60 elsewhere over the diode region. It will be appreciated that the oxide etch stops at polysilicon layer 58. Thereafter, using the same mask, polysilicon layer 58 is anisotropically etched and removed from silicon layer 56 over the diode region. A first boron implant (dose = 1.5~5.5E12/cm2, energy 40-80KeV) forms P doped regions 64 aligned with gate oxide 58 in the diode structure. This boron implant can also be performed before the anisotropic polysilicon etch.
[0019] Thereafter, oxide 56 is removed from the surface of the diode region except for the gate structure as shown in Fig. 15. Arsenic is then implanted (1.0-5.0E13, energy 40-60KeV) followed by rapid thermal annealing for subsequently forming N doped source/drain regions 66 in P doped regions 64. The rapid thermal annealing drives the implanted arsenic under gate oxide 56.
[0020] The exposed silicon surface of the device region is then anisotropically etched to remove 50-200 nm of silicon, as shown in Fig. 16, and thereafter a BF2 implant (dose = 1.0-5. OEl 5; energy 10-60KeV) is implanted and annealed to activate the BF2 and increase the P type doping (e.g. boron) in the P doped surface regions. As shown in Fig. 17, photoresist is then removed and a second boron implant (dose =
1.0-2.5E12/cm2, energy 20-60KeV) is employed to created lateral graded P-type pockets 68 for the channels of the power diode cells as further described in U.S.
Patent No. 6,624,030, supra.
[0021] The integrated circuit is then fabricated as shown in Figs. 18-21. A
photoresist pattern is first formed to cover the diode area and expose only the integrated circuit area as shown in Fig. 18, and then oxide layer 60 is removed in the integrated circuit area. In Fig. 19, another photoresist pattern is formed to cover the super diode area and define the MOS transistor gate areas for the integrated circuit. Exposed polysilicon layer is removed by anisotropic polysilicon etch which forms the gate structures of transistors in P well 52 and N well 54. The photoresist is then removed as shown in Fig. 20 and another photoresist pattern is used to cover the super diode area and the P channel MOS transistor (e.g. N well) areas, and then phosphorus or arsenic is implanted to form N channel source and drain and to dope the N channel transistor polysilicon gate as shown in Fig. 20.
[0022] The photoresist is then removed as shown in Fig. 21 and another photoresist pattern covers the power diode area and the N channel MOS transistor (e.g. P well) areas. Boron and/or BF2 is then implanted to form P channel source and drain regions and to dope the P channel transistor polysilicon gate as shown in Fig. 21. The photoresist is then stripped as shown in Fig. 22, and a layer 70 of inter-dielectric such as CVD silicon oxide, PSG or BPSB is deposited on the surface of the structure. Oxide layer 70 is then photoresist masked to define contact areas followed by etch of the exposed oxide layer to open contact areas for the power diode and the integrated circuit, hi Fig. 24 the device is completed by removing the photoresist and forming metal inter-connects by depositing a layer of metal and using conventional photo masking and etching to form a metal anode contact 72, metal cathode contact 74, a metal anode contact 76 to surface source/drain 66 and gate 58, and source and drain contacts 78 to the CMOS transistors in P well 52 and N well 54.
[0023] hi the final product illustrated in Fig. 24, the oxide or nitride spacers 38 are employed to electrically isolate the power diode from the integrated circuit. Fig. 25-26 are section views illustrating the fabrication of the isolated diode region in accordance with another embodiment of the invention. As shown in Fig. 25 the starting P-/P+ substrate has shallow trench isolation regions 80 formed to provide isolation areas without the forming of a trench as shown in Fig. 2, above. As noted in the description of Fig. 4, conventional local oxidation can be used rather than the conventional shallow trench isolation method. Thereafter as shown in Fig. 26, a photoresist pattern is employed to define the super diode areas with phosphorus and/or arsenic multiple implants with different energies and doses to form the N-/N+ well for the power diode. Again, if more than one power diode is to be fabricated, multiple photoresist openings would be defined.
[0024] The final product using shallow trench isolation is shown in Fig. 27 which is similar to the final structure shown in Fig. 24 except for the oxide or nitride spacers 38 in Fig. 24 being replaced by the STI oxide 80. Note that all process steps as shown in Figs. 5-24 are employed in forming the final product of Fig. 27.
[0025] Fig. 28 illustrates a section view of another structure in accordance with the invention which is similar to the device of Fig. 24 except for the provision of a super junction region 84 between N+ layer 40 and N- layer 42 of the power diode.
Provision of the super junction is described in U.S. Patent No. 6,743,703, supra.
[0026] In another embodiment of the invention, reduced reverse bias leakage current in the power diode can be provided by a shallow boron implant under the gate of the metal anode as shown at 86 in Fig. 29. The use of a lightly doped boron implant under all of the gate structure for reducing reverse bias leakage current is described in co-pending application serial number 10/159,558, supra.
[0027] Enhanced pinch off for current limiting can be provided in the power diode by providing a P doping profile 88 in the body so tailored with ion implantation that a depletion region pinches off to limit current, as described in U.S. Patent No.
6,515,330, supra. This is shown in Fig.30.
[0028] In another embodiment of the invention, the channel regions need not be tapered as shown at 68 in Fig. 24, but can have an essentially constant thickness as shown at 68' in the finished product in Fig. 31. This structure and the method of fabrication is described in U.S. Patent No. 6,420,225, supra.
[0029] There have been described several embodiments of an integrated circuit including one or more super power diodes in accordance with the invention.
However, while the invention has been described with reference to specific embodiments, the description is illustrative of the invention and is not to be construed as limiting the invention. Various modifications and applications may occur to those skilled in the art without departing from the true spirit and scope of the invention as defined by the appended claims.

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What is claimed is:
1. A semiconductor integrated circuit comprising:
a) a semiconductor substrate having material of a first conductivity type, b) a first region in said substrate in which an integrated circuit is fabricated, c) a second region in said substrate having material of a second conductivity type in which a power diode is fabricated, and
d) dielectric material between the first region and the second region providing electrical isolation between the first region and the second region.
2. The integrated circuit of claim 1 where the dielectric material comprises silicon oxide formed in a surface of the semiconductor substrate, and the second region includes implanted dopant of a second conductivity type.
3. The integrated circuit of claim 2 wherein the dielectric material comprises silicon oxide.
4. The integrated circuit as defined by claim 1 wherein the second region includes epitaxial semiconductor material grown in a trench in one surface of the substrate, and the dielectric material comprises spacers formed on sidewalls of the trench.
5. The integrated circuit as defined by claim 1 wherein the power diode includes a conductive layer on a surface of the substrate functioning as a first electrode, and a conductive via extending from the surface into the substrate and contacting semiconductor material of the second conductivity type which functions as a second electrode.
6. The integrated circuit as defined by claim 5 wherein the power diode comprises a plurality of MOS source/drain elements and associated gate elements all connected together by the first electrode, a semiconductor layer of a second conductivity type in the second region and in which the plurality of MOS source/drain elements are fabricated, the semiconductor layer being contacted by the second electrode.
7. The integrated circuit as defined by claim 6 wherein each MOS source/drain element is electrically connectable to the semiconductor layer through a channel controlled by a gate element.

8. The integrated circuit as defined by claim 7 wherein each channel is laterally graded under a gate element with a sloped P-N junction separating the channel region from the semiconductor layer.
9. The integrated circuit as defined by claim 8 wherein the P-N junction underlies all of the gate element to provide reduced reverse bias leakage current. 10 The integrated circuit as defined by claim 5 wherein the dielectric material comprises silicon oxide formed in a surface of the semiconductor substrate, and the second region includes implanted dopant of a second conductivity type.
11. The integrated circuit as defined by claim 10 wherein the dielectric material comprises silicon oxide.
12. The integrated circuit as defined by claim 5 wherein the second region includes epitaxial semiconductor material grown in a trench in surface of the substrate, and the dielectric material comprises spacers formed on side walls of the trench.
13. A method of fabricating an integrated circuit including a power diode in a semiconductor body comprising the steps of:
a) providing a semiconductor substrate including a surface layer of first conductivity type.
b) forming a dielectric material in a surface of the semiconductor substrate around a first region in which a power diode is to be fabricated and separated from a second region in which an integrated circuit is to be fabricated,
c) forming semiconductor material of a second conductivity type in the first region,
d) fabricating an integrated circuit in the second region,
e) fabricating a plurality of MOS source/drain elements and associated gate elements in a surface of the device region and in the semiconductor material of second conductivity type,
f) forming a first diode electrode contacting the plurality of MOS source/drain elements and associated gate elements,
g) forming a conductive via from the surface of the device region to the semiconductor material of second conductivity type as a second diode electrode.

14. The method of claim 13 wherein step b) includes forming a trench in the first region, and forming dielectric side wall spacers on the trench, and step c) includes epitaxially growing semiconductor material of second conductivity type in the trench.

15. The method of claim 13 wherein step b) includes forming dielectric material in a surface of the semiconductor substrate, and step c) includes implanting dopant of second conductivity type into the first region.
16. The method as defined by claim 13 and further including the step of:
h) forming a doped guard ring of first conductivity type in the first region abutting the dielectric material.
17. The method as defined by claim 16 and further including the step of:
i) forming a plug of first conductivity type in the first region extending into the semiconductor material of second type.
18. The method as defined by claim 13 wherein step g) includes forming dielectric spacers between the conductive via and the plurality of MOS source/drain elements.

19. The method as defined by claim 13 wherein step d) includes forming a
plurality of P wells and a plurality of N wells for CMOS transistors.


【特表2008-529279】
ＷＯ２００６／０７８５７３
より引用

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、特に窒化ゲート誘電体を有する半導体素子構造の形成方法に関する。
【背景技術】
【０００２】
半導体素子構造の微細化が続くと、ゲート誘電体も更に薄くなる。これにより図１に片対数プロットとして示す技術的困難が伴い、このプロットは、実効ゲート膜厚ＴＯＸ（ゲートからチャネルまでの電気的測定値としての実効ゲート酸化膜厚）が小さくなると、ゲート誘電体を流れるリーク電流密度Ｊｇが著しく増大することを示している。相対的に薄いゲート膜厚では、２オングストローム変化するだけで、リーク電流密度が１０倍に増加する。ゲート誘電体膜厚を小さくする主たる目的は、トランジスタの駆動電流Ｉｏｎを増加させることである。駆動電流及びゲート膜厚には通常、１０％の膜厚減少によって駆動電流が１０％増加する関係がある。従って、２オングストロームの膜厚の減少が約１０％に相当する場合、駆動電流の増加は１０％に過ぎないが、リーク電流密度の増加は１０倍にも上る。従って、ゲート誘電体膜厚が２０〜３０オングストロームの範囲になると、リーク電流を許容レベルに抑えながら、ゲート誘電体膜厚を薄くすることにより駆動電流を増加させる方法を提供することが益々難しくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、ゲートリーク電流を許容レベルに抑えながら、駆動電流を増加させる方法を提供することが必要になる。
【課題を解決するための手段】
【０００４】
一の態様では、ゲート誘電体を窒化工程及びアニールにより処理する。この処理の後、追加の窒化工程及びアニールを行なう。第２の窒化及びアニールを行なうことにより、最終的に形成されるトランジスタのゲートリーク電流密度と駆動電流との間の関係が向上する。この原理は図及び以下の記述を参照することにより一層深く理解される。
【発明を実施するための最良の形態】
【０００５】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図２に示すのは、半導体基板１２及び基板１２上のゲート誘電体１４を備える素子構造１０である。基板１２はシリコンであることが好ましいが、シリコンゲルマニウムのような別の半導体材料とすることができる。半導体基板１２はバルクシリコン基板として示されるが、ＳＯＩ基板とすることもできる。ゲート誘電体１４はこの例では、高温で成長する酸化シリコンであり、そして約１２オングストロームの膜厚を有する。本明細書における膜厚とは、特に断らない限り、物理膜厚である。
【０００７】
図３に示すのは、プラズマ窒化工程１６の後の素子構造１０であり、プラズマ窒化工程１６によってゲート誘電体１４は、窒素がドープされたゲート誘電体１８に変換される。ゲート誘電体１４に不純物をドープして当該誘電体をゲート誘電体１８とする工程は、プラズマを使用して行なわれることが好ましいが、加熱炉またはイオン注入を使用する方法のような他の方法を使用することができる。窒素を加熱炉及びイオン注入の両方を使用してドープする方法の不具合は、ゲート誘電体１８と基板１２との間の界面の窒素がプラズマを使用する場合よりも多くなる可能性があることである。このようなプラズマ窒化の例では、３〜１０原子パーセントの窒素濃度が得られる。
【０００８】
図４に示すのは、アニールを酸素雰囲気で行なった後の素子構造１０である。このアニールにより、窒素を含まない約１オングストロームの膜厚の酸化膜層１９を成長させることができる。アニールは約１０００℃で行なわれることが好ましい。例示としてのプロセスでは、酸素を酸素分子として流量２５０ＳＣＣＭ及び圧力約１０Ｔｏｒｒの条件で流す。別の方法として、更に別の酸化膜成長工程を行なって酸化膜層１９を更に厚く形成することができる。別の方法として、アニール工程をＮ２またはアルゴンのような不活性ガス雰囲気で行ない、次に酸化膜成長工程を行なうことができる。不活性ガス雰囲気を使用する場合においては、酸化膜層１９は形成されない。酸素雰囲気でのアニールは酸化膜成長と、これらの処理が共に、相対的に高い温度で行なわれ、かつ酸化膜の形成がゲート誘電体１８と基板１２との間の界面での酸化膜成長により行なわれるという点で、かなり類似する。これらの処理が両方とも行なわれる場合、相違は主として、酸化膜成長がアニールよりも相対的に低い温度で行なわれ、かつ相対的に長い時間に渡って行なわれることである。図４の素子構造１０に類似する素子構造を窒化及びアニールによって形成することにより、ゲートリーク電流を小さくすることができるが駆動電流を低下させてしまうことが知られている。このようになるのは、酸化膜層が基板とプラズマ窒化誘電体層との間の界面に、ゲート窒化誘電体をアニールして窒素の一部分を界面から遠ざかるように移動させることにより形成され、これにより原子レベルで更に平滑な界面が形成される結果であると考えられる。
【０００９】
図４の素子構造１０の形成は、先行技術による素子構造の形成とは、図４の素子構造１０が後続の窒化及びアニールを行なうための予備構造として形成される点で異なる。
図５に示すのは、プラズマ窒化工程２０を行なった後の素子構造１０である。このプラズマ窒化工程により、窒素の割合を、１〜３原子パーセントだけ追加することにより増加させることができる。例えば、窒素濃度が図３の素子構造１０において３原子パーセントであった場合、図５の素子構造１０の濃度は約４〜６パーセントになる。このプロセスは図３に示す窒化工程に使用されるプロセスと同じとすることができる。
【００１０】
図６に示すのは、アニールを酸素雰囲気で行なって、ほとんど窒素を含まない酸化膜層２３を形成した後の素子構造１０である。このアニールは約１１００℃で行われることが好ましい。例示としてのプロセスでは、酸素を酸素分子として流量約２５０ＳＣＣＭ及び圧力約１０Ｔｏｒｒの条件で流す。
【００１１】
図７に示すのは、ゲート誘電体２２をトランジスタのゲート誘電体として使用するトランジスタとしての素子構造１０である。トランジスタは、ゲート誘電体２２上のゲート電極２４と、ゲート２４周りのサイドウォールスペーサ２６と、基板１２中にあって、ゲート２４と一方の側で隣接するソース／ドレイン２８と、そして基板１２中にあって、ゲート２４と他方の側で隣接するソース／ドレイン３０と、を含む。
【００１２】
図８に示すのは、駆動電流（Ｉｏｎ）対ゲートリーク電流密度（Ｊｇ）の関係を表わす曲線３２及び曲線３４のプロットである。曲線３２は、窒化及びアニールの両方を１回だけ行なった場合、及び窒化及びアニールを全く行なわない場合に関するものである。曲線３４は、図２〜７に示すように、窒化及びアニールを追加した場合に関するものである。窒化及びアニールを１回だけ行なう場合の曲線は、窒化及びアニールを全く行なわない場合の曲線からほとんど変化することがないが、窒化及びアニールを１回だけ行なう場合の曲線の位置が曲線３２に沿ってリークが小さく、かつ駆動電流が小さくなる方向に単純に移動する。第２の窒化及びアニールを行なうことにより、曲線３２から曲線３４へのシフトが生じる。このシフトは、窒化物の局所構造が基板１２から更に遠ざかり、かつ酸化膜層２３と基板１２との界面２５に窒素がほとんど無くなる結果であると考えられる。曲線３４上の位置３６は、曲線３２上の位置３９と同じ駆動電流を示しているが、位置３８よりも低いリーク電流密度を示している。同様に、曲線３４上の位置３９は、同じ駆動電流を示しながら位置４０よりも低いリーク電流密度を示している。
【００１３】
図８に示すこの性能向上は、第２の窒化及びアニールを、第１の窒化及びアニールと同じ条件で行なうことにより観察されている。例えば、３５０ワット、２０％デューティサイクル、１０ｋＨｚ、かつ圧力１０ミリＴｏｒｒ、窒素流量２５０ＳＣＣＭの条件で１５秒間行なわれる２回の窒化、及び１０００℃、かつ圧力０．５Ｔｏｒｒ、酸素流量２５０ＳＣＣＭの条件で１５秒間行なわれる２回のアニールにより、駆動電流をほぼ同じ大きさに維持しながらゲートリーク電流密度を約７０％小さくすることができる。
【００１４】
図９に示すのは、図７の素子構造を形成するプロセス工程を示すフロー図であり、このプロセス工程によって図８に示す利点がもたらされる。工程４２では、ゲート誘電体層を形成する。次に、プラズマ窒化を工程４４として行なう。工程４６では、酸素雰囲気で行なわれることが好ましいアニールを行なう。工程４８は、更に厚いゲート誘電体を形成するための任意選択の工程である。この工程は普通、アニール工程が酸素雰囲気で行なわれる場合には行なう必要はない。工程５０は、工程４４と同じ方法により行なわれることが好ましい別の窒化工程である。工程５２は、工程４６と同じ方法により行なわれることが好ましい別のアニール工程である。このフローでは、２回の窒化工程／アニール工程の後、トランジスタを工程５４で形成する。窒化工程／アニール工程はトランジスタを形成する前に２回よりも多い回数だけ行なうことができる。
【００１５】
図１０〜１３は、図２〜７に示すものとは別の実施形態を示す。
図１０に示すのは素子構造６０であり、この素子構造は、半導体基板６２と、そして基板６２上の界面酸化膜層６４、及び高Ｋ誘電体層により構成されるゲート誘電体と、を含み、高Ｋ誘電体層は、例えば金属酸化物、金属シリケート、金属アルミネート、金属シリコン酸窒化物、または金属ランタナートとすることができる。基板１２はシリコンであることが好ましいが、シリコンゲルマニウムのような別の半導体材料とすることができる。半導体基板６２は、バルクシリコン基板として示されるが、ＳＯＩ基板とすることもできる。高Ｋ誘電体層６６はこの例では、原子層堆積（ＡＬＤ）により堆積する酸化ハフニウムである。界面酸化膜層６４は酸化膜層であり、酸化膜層は実際には、ゲート誘電体を、特にシリコン上に形成するときには必ず設けられる。
【００１６】
図１１に示すのは、プラズマ窒化工程６８の後の素子構造６０であり、この工程によって、高Ｋ誘電体層７０が窒素含有金属酸化物層７０に改質され、そして界面酸化膜層６４が微量の窒素を含有する界面酸化膜層７２に改質される。高Ｋ誘電体層６６に不純物をドープして高Ｋ誘電体層７０とする処理はプラズマにより行なわれることが好ましいが、加熱炉またはイオン注入を使用する方法のような他の方法を使用することができ、この場合、前に説明した不具合を伴なう。このようなプラズマ窒化の例では、３〜１０原子パーセントの窒素濃度が得られる。次に、アニールを酸素雰囲気で行なう。アニールは約１０００℃〜１２００℃の範囲の温度で行なわれることが好ましい。例示としてのプロセスでは、酸素を酸素分子として、流量約２５０ＳＣＣＭ、圧力約１０Ｔｏｒｒの条件で流す。別の方法として、高Ｋ誘電体堆積工程を追加して高Ｋ誘電体層７０を厚くすることができる。図１１の素子構造６０に類似する素子構造を窒化及びアニールにより形成する方法は公知であり、かつゲートリーク電流を小さくする利点をもたらすが駆動電流が低下するという不具合を伴なうことが知られている。これは、酸化膜層が基板とプラズマ窒化誘電体層との間に、ゲート窒化誘電体をアニールして窒素の一部分を界面から遠ざかるように移動させることにより形成され、これにより原子レベルで更に平滑な界面が形成される結果であると考えられる。
【００１７】
図１１の素子構造の形成方法は先行技術における方法とは、図１１の素子構造６０が後続の窒化及びアニールの予備工程において形成される点が異なる。
図１２に示すのは、プラズマ窒化工程２０及び酸素雰囲気でのアニールを行なった後の素子構造６０である。このプロセスは、図１１に示す窒化及びアニール工程に使用されるプロセスと同じとすることができる。これによって、高Ｋ誘電体層７０及び界面層７２を改質して、それぞれ高Ｋ誘電体層７６及び界面酸化膜層７８を形成することができる。層７６及び７８はゲート誘電体８０を構成する。
【００１８】
図１３に示すのは、ゲート誘電体８０をトランジスタのゲート誘電体として使用するトランジスタとしての素子構造６０である。トランジスタはゲート誘電体８０上のゲート８２と、ゲート８２の周りのサイドウォールスペーサ８４と、基板６２中に在って、ゲート８２に一方の側で隣接するソース／ドレイン８６と、そして基板６２中に在って、ゲート８２に他方の側で隣接するソース／ドレイン８８と、を含む。
【００１９】
上の記述では、２回窒化／アニールプロセスについて説明している。説明した窒化／アニール工程は２回よりも多くの回数に渡って行なうことができる。金属酸化物の例では、１回窒化／アニールよりも複数回窒化／アニール工程の方が有利であるのは、窒素分布を変更し、かつ高Ｋ誘電体品質を向上させている点である。
【００２０】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。所定の材料について説明してきたが、これらの材料は変更することができる。更に別の方法として、酸化ハフニウムを例示としての金属酸化物として説明してきたが、酸化ジルコニウムのような他の高Ｋ誘電体を使用することができる、またはランタンアルミニウム酸窒化物のような他の金属酸化物もこのプロセスの利点を生かすことができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００２１】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。
【図面の簡単な説明】
【００２２】
【図１】実効ゲート膜厚対ゲートリーク電流密度の関係を表すグラフ。
【図２】本発明の第１の実施形態によるプロセスの一の工程における素子構造の断面図。
【図３】図２に示す工程に続くプロセス工程における図２の素子構造の断面図。
【図４】図３に示す工程に続くプロセス工程における図３の素子構造の断面図。
【図５】図４に示す工程に続くプロセス工程における図４の素子構造の断面図。
【図６】図５に示す工程に続くプロセス工程における図５の素子構造の断面図。
【図７】図６に示す工程に続くプロセス工程における図６の素子構造の断面図。
【図８】駆動電流対ゲートリーク電流密度の関係を、１回の窒化及びアニール処理、及び追加の窒化及びアニール処理に関して示すグラフ。
【図９】本発明の第１の実施形態による方法のフロー図。
【図１０】本発明の第２の実施形態によるプロセスの一の工程における素子構造の断面図。
【図１１】図１０に示す工程に続くプロセス工程における図１０の素子構造の断面図。
【図１２】図１１に示す工程に続くプロセス工程における図１１の素子構造の断面図。
【図１３】図１２に示す工程に続くプロセス工程における図１２の素子構造の断面図。

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【特許請求の範囲】
【請求項１】
誘電体層を基板上に形成する工程と、
誘電体層をプラズマ窒化してプラズマ窒化誘電体層を形成する工程と、
酸化膜層を基板とプラズマ窒化誘電体層との間の界面に、ゲート窒化誘電体をアニールして窒素の一部分を境界から遠ざかるように移動させることにより形成して、原子レベルで更に平滑な界面を形成する工程と、
誘電体層を再度プラズマ窒化して更に多くの窒素をプラズマ窒化誘電体層に付加する工程と、
ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を処理する工程とを備える、ゲート窒化誘電体を形成するための方法。
【請求項２】
誘電体層を、二酸化シリコン、金属酸化物、金属シリケート、金属アルミネート、及び、所定金属または複数金属と酸化物、シリケート、ランタナート、またはアルミナートの内の一つの材料との組み合わせからなる群から選択される１つとして形成する工程をさらに備える、請求項１記載の方法。
【請求項３】
金属酸化物を酸化ハフニウムとして形成する、請求項１記載の方法。
【請求項４】
酸化膜層を形成する工程では更に、
酸化膜層を、ゲート窒化誘電体をほぼ５００℃〜１２００℃の範囲の温度でアニールすることにより、基板とプラズマ窒化誘電体層との間の界面に形成する、請求項１記載の方法。
【請求項５】
酸化膜層を形成する工程では更に、
ゲート窒化誘電体をアニールして酸化膜層を基板とプラズマ窒化誘電体層との間の界面に形成した後、更に別の誘電体層を室温よりも高い温度で形成する、請求項１記載の方法。
【請求項６】
酸化膜層を形成する工程では更に、
ゲート窒化誘電体を、ほぼ５００℃〜１２００℃の範囲の温度で不活性ガス雰囲気でアニールする工程と、
ゲート窒化誘電体を酸素雰囲気に曝して酸化膜層を基板とプラズマ窒化誘電体層との間の界面に形成する工程とを備える、請求項１記載の方法。
【請求項７】
誘電体層を、誘電体層を基板の上に成長させることにより形成する、請求項１記載の方法。
【請求項８】
（１）別の酸化膜層を形成する工程と、
（２）誘電体層のプラズマ窒化を繰り返すことにより更に多くの窒素をプラズマ窒化誘電体層に付加する工程と、
（３）ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を更に処理する工程とを、１回〜１００回の間の所定回数だけ繰り返す工程をさらに備える、請求項１記載の方法。
【請求項９】
所定回数に達した後、ゲート窒化誘電体に対する最終回のアニールを省略する、請求項８記載の方法。
【請求項１０】
（１）別の酸化膜層を形成する工程と、
（２）誘電体層のプラズマ窒化を繰り返すことにより更に多くの窒素をプラズマ窒化誘電体層に付加する工程とを、１回〜１００回の間の所定回数だけ繰り返す工程をさらに備える、請求項１記載の方法。
【請求項１１】
所定回数の処理が完了すると、ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を更に処理する、請求項１０記載の方法。
【請求項１２】
ゲート窒化誘電体を、所定回数の内の１回以上繰り返される処理の間に選択的にアニールして、基板とプラズマ窒化誘電体層との間の界面を更に処理する、請求項１０記載の方法。
【請求項１３】
ゲート窒化誘電体を形成する方法であって、
（ａ）誘電体層を基板の上に形成し、そして酸化膜層を基板と誘電体層との間の界面に形成する工程と、
（ｂ）誘電体層をプラズマ窒化してプラズマ窒化誘電体層を形成する工程と、
（ｃ）ゲート窒化誘電体を所定温度でアニールする工程と、
（ｄ）工程（ａ），（ｂ），及び（ｃ）を１回〜１００回の間の所定回数だけ繰り返す工程と、
（ｅ）ゲート窒化誘電体をアニールして更に別の酸化膜層を界面に追加する工程とを備える方法。
【請求項１４】
ゲート窒化誘電体をアニールする工程では更に、
工程（ｃ）のアニールを不活性雰囲気で行なう、請求項１３記載の方法。
【請求項１５】
ゲート窒化誘電体を半導体に形成する方法であって、
（ａ）誘電体層を基板の上に形成する工程と、
（ｂ）誘電体層を窒素雰囲気に曝して窒素を金属酸化膜誘電体層の中に形成し、そして窒化誘電体層を形成する工程と、
（ｃ）ゲート誘電体をアニールする工程と、
（ｄ）工程（ｂ）及び（ｃ）を所定回数だけ繰り返す工程と、
（ｅ）ゲート電極をゲート窒化誘電体の上に形成する工程と、
（ｆ）第１及び第２電流電極をゲート電極に隣接するように形成してトランジスタを半導体に形成する工程とを備える方法。
【請求項１６】
誘電体層を、二酸化シリコン、金属酸化物、金属シリケート、金属アルミネート、及び、所定金属または複数金属と、酸化物、シリケート、ランタナート、またはアルミナートの内の一つの材料との組み合わせからなる群から選択される１つとして形成する、請求項１５記載の方法。
【請求項１７】
工程（ｃ）では更に、
ゲート誘電体層を不活性雰囲気でアニールする工程と
更に別のゲート誘電体材料をゲート誘電体層の上に形成することにより、ゲート誘電体層と基板との間の境界層の窒素含有量を少なくする工程とを備える、請求項１５記載の方法。
【請求項１８】
所定回数の処理が完了すると、ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とゲート誘電体層との間の界面を更に処理する、請求項１５記載の方法。
【請求項１９】
ゲート誘電体層を、ＡＬＤ，ＭＯＣＶＤ，及びＰＶＤの内の一つの方法により堆積する酸化ハフニウムを形成することにより形成する、請求項１５記載の方法。
【請求項２０】
工程（ｃ）では更に、ゲート誘電体層を酸素雰囲気でアニールする、請求項１５記載の方法。


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METHOD OF MAKING A NITRIDEP GATE DIELECTRIC

Field of the Invention
This invention relates to making semiconductor devices, and more particularly, to making semiconductor device structures that have nitrided gate dielectrics.

Related Art
As semiconductor device structures have continued to get smaller, gate dielectrics have also become thinner. A difficulty with this is demonstrated in FIG. 1, a semi-log plot, which shows that as the effective gate thickness, Tox (the effective gate oxide thickness as an electrical measurement from gate to channel), decreases, the leakage current density, Jg, through the gate dielectric increases significantly. At the lower gate thicknesses, a mere change of 2 Angstroms, causes a factor of 10 increases in leakage current density. The primary motivation for decreasing the gate dielectric thickness is to improve the current drive of the transistors, Ion. Current drive and gate thickness generally have a correspondence of a decrease in thickness of 10% increases current drive by 10%. Thus for the case where a 2 Angstrom decrease in thickness is about 10%, there is only a 10% increase in drive current but a ten times increase in leakage current density. Thus, as gate dielectric thicknesses have gotten into the 20-30 Angstrom range, it has become increasingly difficult to find a way to achieve increases in current drive through reductions in gate dielectric thickness while maintaining .leakage current at a reasonable level.
Thus, there is a need to find a way to achieve increases in current drive while maintaining gate current leakage at a reasonable level.

Brief Description of the Drawings
The present invention is illustrated by way of example and not limited by the accompanying figure, in which like references indicate similar elements, and in which:
FIG. 1 is a graph of effective gate thickness versus gate leakage current density;
FIG. 2 is a cross section of a device structure at a stage in a process according to a first embodiment of the invention;
FIG. 3 is a cross section of the device structure of FIG. 2 at a stage in the process subsequent to that shown in FIG. 2;

FIG. 4 is a cross section of the device structure of FIG. 3 at a stage in the process subsequent to that shown in HG. 3;
FIG. 5 is a cross section of the device structure of FIG. 4 at a stage in the process subsequent to that shown in FIG.4;
FIG. 6 is a cross section of the device structure of FIG. 5 at a stage in the processing subsequent to that shown in HG. 5;
FIG. 7 is a cross section of the device structure of FIG. 6 at a stage in the process subsequent to that shown in FIG. 6;
HG. 8 is graph showing current drive versus gate leakage current density for one nitridation and anneal and for an additional nitridation and anneal;
HG. 9 is a flow diagram of a method according to the first embodiment of the invention;
HG. 10 is a cross section of a device structure at a stage in a process according to a second embodiment of the invention;
HG. 11 is a cross of the device structure of HG. 10 at a stage in the process subsequent to that shown in HG. 10;
HG. 12 is a cross of the device structure of FIG. 11 at a stage in the process subsequent to that shown in HG. 11;
HG. 13 is a cross of the device structure of FIG. 12 at a stage in the process subsequent to that shown in HG. 12;

Skilled artisans appreciate that elements in the figure are illustrated for simplicity and clarity and have not necessarily been drawn to scale. For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help improve the understanding of the embodiments of the present invention.

Detailed Description of the Drawings
In one aspect, a gate dielectric is treated with a nitridation step and an anneal. After this, an additional nitridation step and anneal is performed. The second nitridation and anneal results in an improvement in the relationship between gate leakage current density and current drive of the transistors that are ultimately formed. This is better understood by reference to the HGs. and the following description.

Shown in FIG. 2 is a device structure 10 comprising a semiconductor substrate 12, and a gate dielectric 14 on substrate 12. Substrate 12 is preferably silicon but can be another semiconductor material such as silicon germanium. Semiconductor substrate 12 is shown as a bulk silicon substrate but could also be an SOI substrate. Gate dielectric 14 in this example is silicon oxide grown at high temperature and is about 12 Angstroms in thickness.
Thicknesses herein are physical thicknesses unless stated otherwise.
Shown in FIG. 3 is device structure 10 after a plasma nitridation step 16 which causes a change in gate dielectric 14 to be a gate dielectric 18 that is nitrogen doped. Doping gate dielectric 14 to become gate dielectric 18 is preferably achieved by plasma but other methods such as furnace or implanting could be used. Disadvantages of doping with nitrogen by both furnace and implanting is that there is likely to be more nitrogen at the interface between gate dielectric 18 and substrate 12 than by plasma. An example of such plasma nitridation is to achieve a nitrogen concentration of 3 to 10 atomic percent.
Shown in FIG. 4 is device structure 10 after performing an anneal in an oxygen ambient. This has the effect of growing an oxide layer 19 of about 1 Angstrom which is nitrogen free. The anneal is preferably performed at about 1000 degrees Celsius. An exemplary process is with the oxygen being applied as molecular oxygen at a flow rate of about 250 SCCM at about 10 Torr. As an option, a further oxide growth step can be performed to make oxide layer 19 thicker. As another alternative, the anneal step can be performed in an inert ambient such an N2 or argon followed by an oxide growth step. In the case of using an inert ambient, oxide layer 19 is not formed. An anneal in an oxygen ambient is somewhat similar to an oxide growth in that they both are at relatively high temperature and the formation of the oxide is by a growth of oxide at the interface between the gate dielectric layer 18 and the substrate 12. If both are performed, the difference is primarily in the oxide growth being at a relatively lower temperature than the anneal and is performed for a longer time period. The formation of a device structure similar to device structure 10 of FIG. 4 by nitridation and anneal is known to have the benefit of reducing the gate leakage but at the cost of reducing current drive. This is believed to be the result of forming an oxide layer at an interface between the substrate and the plasma nitride dielectric layer by annealing the gate nitrided dielectric to displace a portion of nitrogen from the interface thereby forming an atomically smoother interface.
The formation of device structure 10 of FIG. 4 differs from the prior art in that device structure 10 of FIG. 4 is made in preparation for a subsequent nitridation and anneal.

Shown in FIG. 5 is device structure 10 after performing a plasma nitridation step 20. This has the effect of increasing the percentage of nitrogen by adding an additional 1 to 3 atomic percent. For example, if the nitrogen concentration was 3 atomic percent in device structure 10 of FIG. 3, the concentration in device structure 10 of FIG. 5 is about 4 to 6 percent. This process can be identical to the process used in the nitridation step shown in FIG. 3.
Shown in FIG. 6 is device structure 10 after an anneal in an oxygen ambient which forms an oxide layer 23 that is substantially nitrogen free. The anneal is preferably performed at about 1100 degrees Celsius. An exemplary process is with the oxygen being applied as molecular oxygen at a flow rate of about 250 SCCM at about 10 Torr.
Shown in FIG. 7 is device structure 10 as a transistor using gate dielectric 22 as the gate dielectric for the transistor. The transistor comprises a gate electrode 24 over gate dielectric 22, a sidewall spacer 26 around gate 24, a source/drain 28 in substrate 12 and is adjacent to gate 24 on one side, and a source/drain 30 in substrate 12 and adjacent to gate 24 on the other side.
Shown in FIG. 8 is a plot a of a curve 32 and curve 34 of current drive (Ion) versus gate leakage current density (Jg). Curve 32 is for the case of both a single nitridation and an anneal as well as no nitridation and anneal. Curve 34 is for the case of an additional nitridation and anneal as shown in FIGs. 2-7. The single nitridation and anneal doesn't substantially change from the curve of no nitridation and anneal but simply moves the location along curve 32 in the direction of less leakage and less current drive. The second nitridation and anneal causes a shift in curve 32 to curve 34. This is believed to be a result of further localization of nitridation away from substrate 12 and a substantially nitrogen-free interface at interface 25 between oxide layer 23 and substrate 12. A location 36 on curve 34 has the same current drive as location 38 on curve 32 but has lower current leakage density than location 38. Similarly, a location 39 on curve 34 has lower current leakage density than location 40 while maintaining the same current drive.
This improvement depicted in FIG. 8 has been found by doing the second nitridation and anneal at the same conditions as the first nitridation and anneal. For example, both nitridations performed at 350 watts, 20 % duty cycle, 10 kilohertz, for 15 seconds, at 10 milliTorr, 250 SCCM nitrogen flow rate and both anneals performed at 1000 degrees Celsius, at 0.5 Torr, for 15 seconds, and 250 SCCM flow rate of oxygen results in an improvement of about 70% in gate leakage current density while keeping the drive current substantially the same.
Shown in FIG. 9 is a flow diagram showing the process steps for forming device structure 10 of FIG. 7 and provides the benefit depicted in FIG. 8. Step 42 is forming a gate dielectric layer. Performing plasma nitridation follows as step 44. Step 46 is an anneal which is preferably performed in an oxygen ambient. Step 48 is an optional step of forming more gate dielectric. This would normally not need to be performed if the anneal step occurs in an oxygen ambient. Step 50 is another nitridation step, preferably performed in the same manner as step 44. Step 52 is another anneal step, preferably performed in the same manner as step 46. In this flow, after two nitridation/anneal steps, a transistor is formed in step 54. Nitridation/anneal steps can exceed two prior to forming the transistor.
FIGs. 10-13 show an alternative embodiment to that for FIGs. 2-7.
Shown in FIG. 10 is a device structure 60 comprising a semiconductor substrate 62 and a gate dielectric comprised of an interfacial oxide layer 64 on substrate 62 and a high K dielectric layer that could be, for example, a metal oxide, a metal silicate, a metal aluminate, a metal silicon oxynitride, or a metal lanthanate. Substrate 12 is preferably silicon but can be another semiconductor material such as silicon germanium. Semiconductor substrate 62 is shown as a bulk silicon substrate but could also be an SOI substrate. High K dielectric layer 66 in this example is hafnium oxide deposited by atomic layer deposition (ALD). Interfacial oxide layer 64 is an oxide layer that, as a practical matter, is always present when forming gate dielectrics, especially on silicon.
Shown in FIG. 11 is device structure 60 after a plasma nitridation step 68 which causes a change in high K dielectric layer 70 to be a metal oxide layer 70 that is nitrogen-doped and a change in interfacial oxide layer 64 to be an interfacial oxide layer 72 that has trace nitrogen present. Doping high K dielectric layer 66 to become high K dielectric layer 70 is preferably achieved by plasma but other methods such as furnace or implanting could be used but with the disadvantages previously described. An example of such plasma nitridation is to achieve a nitrogen concentration of 3 to 10 atomic percent. An anneal in an oxygen ambient follows. The anneal is preferably performed at about between 1000 and 1200 degrees Celsius. An exemplary process is with the oxygen being applied as molecular oxygen at a flow rate of about 250 SCCM at about 10 Torr. As an option, a further high K dielectric deposition step can be performed to make high K layer 70 thicker. The formation of a device structure similar to device structure 60 of FIG. 11 by nitridation and anneal is known and is known to have the benefit of reducing the gate leakage but at the cost of reducing current drive. This is believed to be the result of forming an oxide layer at an interface between the substrate and the plasma nitrided dielectric layer by annealing the gate nitrided dielectric to displace a portion of nitrogen from the interface thereby forming an atomically smoother interface.
The formation of device structure 60 of FIG. 11 differs from the prior art in that device structure 60 of FIG. 11 is made in preparation for a subsequent nitridation and anneal. Shown in FIG. 12 is device structure 60 after performing a plasma nitridation step 20 and an anneal in an oxygen ambient. This process can be identical to the process used in the nitridation and anneal step shown in FIG. 11. This has the effect of altering high K dielectric layer 70 and interfacial layer 72 to form high K dielectric layer 76 and interfacial oxide layer 78, respectively. Layers 76 and 78 comprise a gate dielectric 80.
Shown in FIG. 13 is device structure 60 as a transistor using gate dielectric 80 as the gate dielectric for the transistor. The transistor comprises a gate 82 over gate dielectric 80, a side wall spacer 84 around gate 82, a source/drain 86 in substrate 62 and is adjacent to gate 82 on one side, and a source/drain 88 in substrate 62 and adjacent to gate 82 on the other side.
This describes a double nitridation/anneal process. The number of nitridation/anneal steps described can continue past two. In the metal oxide example, benefits of the multiple nitridation/anneal steps over a single nitridation anneal is the modulation of the nitrogen profile and improvement of high K dielectric quality.
In the foregoing specification, the invention has been described with reference to specific embodiments. However, one of ordinary skill in the art appreciates that various modifications and changes can be made without departing from the scope of the present invention as set forth in the claims below. Certain materials were described and these may be varied. As further alternatives, hafnium oxide was described as the exemplary metal oxide but other high K dielectrics may be used such as zirconium oxide or other metal oxides such as lanthanum aluminum oxynitride may also benefit from this process. Accordingly, the specification and figures are to be regarded in an illustrative rather than a restrictive sense, and all such modifications are intended to be included within the scope of present invention. Benefits, other advantages, and solutions to problems have been described above with regard to specific embodiments. However, the benefits, advantages, solutions to problems, and any element(s) that may cause any benefit, advantage, or solution to occur or become more pronounced are not to be construed as a critical, required, or essential feature or element of any or all the claims. As used herein, the terms "comprises," "comprising," or any other variation thereof, are intended to cover a non-exclusive inclusion, such that a process, method, article, or apparatus that comprises a list of elements does not include only those elements but may include other elements not expressly listed or inherent to such process, method, article, or apparatus.

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What is claimed is:

1. A method for forming a gate nitrided dielectric, comprising:
forming a dielectric layer overlying a substrate;
exposing the dielectric layer to a plasma nitridation to form a plasma nitrided
dielectric layer;
forming an oxide layer at an interface between the substrate and the plasma
nitrided dielectric layer by annealing the gate nitrided dielectric to
displace a portion of nitrogen from the interface thereby forming an
atomically smoother interface;
again exposing the dielectric layer to the plasma nitridation to add more
nitrogen to the plasma nitrided dielectric layer; and
annealing the gate nitrided dielectric to treat the interface between the
substrate and the plasma nitrided dielectric layer by further smoothing
the interface.

2. The method of claim 1 further comprising:
forming the dielectric layer as one of silicon dioxide, a metal oxide, a metal
silicate, a metal aluminate, or a combination of a predetermined metal
or a combination of multiple metals and one of an oxide, a silicate, a
lanthanate, or an aluminate.

3. The method of claim 2 further comprising:
forming the metal oxide as hafnium oxide.

4. The method of claim 1 wherein forming the oxide layer further comprises:
forming the oxide layer at the interface between the substrate and the plasma
nitrided dielectric layer by annealing the gate nitrided dielectric at a
temperature within a range of substantially five hundred degrees to
twelve hundred degrees.

5. The method of claim 1 wherein forming the oxide layer further comprises:
forming an additional dielectric layer at a temperature elevated from room
temperature after annealing the gate nitrided dielectric to form the
oxide layer at the interface between the substrate and the plasma
nitrided dielectric layer.

6. The method of claim 1 wherein forming the oxide layer further comprises:
annealing the gate nitrided dielectric in an inert ambient at a temperature
within a range of substantially five hundred degrees to twelve hundred
degrees; and
placing the gate nitrided dielectric in an oxygen ambient to form the oxide
layer at the interface between the substrate and the plasma nitrided
dielectric layer.

7. The method of claim 1 further comprising:
forming the dielectric layer by growing the dielectric layer over the substrate.

8. The method of claim 1 further comprising:
repeating the following a predetermined number of times from one to one
hundred:
(1) forming another oxide layer;
(2) repeating exposure of the dielectric layer to the plasma nitridation to add
more nitrogen to the plasma nitrided dielectric layer; and
(3) annealing the gate nitrided dielectric to further treat the interface between
the substrate and the plasma nitrided dielectric layer by further
smoothing the interface.

9. The method of claim 8 wherein after reaching the predetermined number of times, omitting the annealing of the gate nitrided dielectric a final time.

10. The method of claim 1 further comprising:
repeating the following a predetermined number of times from one to one
hundred: (1) forming another oxide layer; and
(2) repeating exposure of the dielectric layer to the plasma nitridation to add
more nitrogen to the plasma nitrided dielectric layer.

11. The method of claim 10 further comprising:
upon completing the predetermined number of times, annealing the gate
nitrided dielectric to further treat the interface between the substrate
and the plasma nitrided dielectric layer by further smoothing the
interface.

12. The method of claim 10 further comprising:
selectively annealing the gate nitrided dielectric between one or more of the
predetermined number of times to further treat the interface between
the substrate and the plasma nitrided dielectric layer.

13. A method for forming a gate nitrided dielectric, comprising:
(a) forming a dielectric layer overlying a substrate and creating an oxide layer
at an interface between the substrate and the dielectric layer;
(b) exposing the dielectric layer to a plasma nitridation to form a plasma
nitrided dielectric layer;
(c) annealing the gate nitride dielectric at a predetermined temperature;
(d) repeating steps (a), (b) and (c) a predetermined number of times from one
to one hundred; and
(e) annealing the gate nitrided dielectric to add additional oxide layer to the
interface.

14. The method of claim 13 wherein annealing the gate nitride dielectric further comprises:
annealing of step (c) is in an inert ambient.

15. A method for forming a gate nitrided dielectric in a semiconductor, comprising:
(a) forming a gate dielectric layer overlying a substrate;

(b) exposing the gate dielectric layer to a nitrogen ambient to form nitrogen in
the metal oxide dielectric layer and form a nitride dielectric layer; and

(c) annealing the gate dielectric layer; and
repeating steps (b) and (c) a predetermined number of times;
forming a gate electrode overlying the gate nitrided dielectric; and
forming first and second current electrodes adjacent the gate electrode to
provide a transistor in the semiconductor.

16. The method of claim 15 further comprising:
forming the dielectric layer as one of silicon dioxide, a metal oxide, a metal
silicate, a metal aluminate or a combination of a predetermined metal
or a combination of multiple metals and one of an oxide, a silicate,
lanthanate, or an aluminate.

17. The method of claim 15 wherein the step (c) further comprises:
annealing the gate dielectric layer in an inert ambient; and
forming additional gate dielectric material overlying the gate dielectric layer
thereby making an interface layer between the gate dielectric layer and
the substrate have less nitrogen content.

18. The method of claim 15 further comprising:
upon completing the predetermined number of times, annealing the gate
nitrided dielectric to further treat an interface between the substrate and
the gate dielectric layer by further smoothing the interface.

19. The method of claim 15 further comprising:
forming the gate dielectric layer by forming hafnium oxide by deposition by
one of ALD, MOCVD and PVD.

20. The method of claim 15 wherein the step (c) further comprises:
annealing the gate dielectric layer in an oxygen ambient.


【特表2008-532282】
ＷＯ２００６／０９３６３１
より引用

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体に関し、特にキャップ層を半導体素子の上に形成する方法に関する。
【背景技術】
【０００２】
集積回路では、誘電体層を使用してチップの相互接続配線の周りの絶縁を行なう。銅配線のような高速化を可能にする相互接続材料によって信号をチップの中を高速に伝送することができるのと丁度同じように、絶縁材料の容量値を小さくすることによっても、複数の信号を相互接続を通ってより高速に伝送することができるが、これは、これらの信号が互いに干渉することが少なくなるからである。最も普及している誘電体材料は二酸化シリコンである。しかしながら、半導体業界では常に、低誘電率材料又は低ｋ材料と一般的に表記される商業的に有用な低容量の誘電体材料の開発が行なわれている。
【０００３】
相互接続を形成する場合、誘電体層をパターニングしてトレンチ、ビア開口などのような空洞を形成する。次に、空洞に銅のような導電性材料を充填する。エレクトロマイグレーション又は拡散を防止するために、非常に薄いバリア層を誘電体の上に形成し、そして銅をバリア層の上に形成する。バリア層は通常、Ｔａ（タンタル）により形成される。化学的機械研磨（ＣＭＰ）プロセスを使用して銅及びバリア層を誘電体層の上から除去する。銅の不要部分を取り除いて銅を空洞に埋め込み、そしてタングステン（Ｗ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）などのような元素が添加された従来のコバルト（Ｃｏ）膜を銅の上に形成して銅が周囲の誘電体材料に拡散する現象を防止する。この処理によって、銅を低ｋ材料を使用して高密度に形成することができる。また、銅をこれらのタイプの材料でキャップすることにより、エレクトロマイグレーション耐性を高めて信頼性を高めることができる。信頼性の高い半導体を実現するためには、これらの膜を、非常に高い選択性を利用した堆積プロセスで堆積させる必要がある。また、キャップ層の形成は、銅表面の状態によって大きく変わる。
【０００４】
通常、コバルト膜は銅の上に無電解メッキにより堆積させる。メッキプロセスによって、キノコ型形状を有するコバルト膜が形成される。キノコ型構造は誘電体の表面の上に延出し、そしてキノコ型構造によって複数の導体の間に許容できないリーク電流が発生する。更に、メッキプロセスによってコバルト膜の表面が非常に粗くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、平滑なキャップ層を銅の上に形成し、複数の導体の間のリーク電流を最小に抑える方法が必要になる。
【課題を解決するための手段】
【０００６】
概括すると、本発明は、半導体素子の相互接続層において、キャップ層をビア開口又はトレンチのような空洞に充填される導電金属層の上部に形成する方法を提供するものである。キャップ層は、導電金属が後続の工程で素子内に形成される相互接続層に拡散する現象を防止するために設けられる。
【発明を実施するための最良の形態】
【０００７】
能動回路層を基板の上に形成する。相互接続層は能動回路層の上部の上に、誘電体層を堆積させ、そして誘電体層をパターニングして、ビア開口、トレンチなどとすることができる空洞を形成することにより形成される。タンタル又は窒化タンタルのような拡散バリア層をパターニング済み誘電体層の上に堆積させて、空洞と、そしてパターニング済み誘電体層の上部と、を拡散バリア層で裏打ちする。銅のような導電金属を拡散バリア層の上に堆積させて、空洞に金属を充填し、そしてブランケット膜をパターニング済み誘電体層の上に形成する。拡散バリア層は、導電金属が誘電体層に拡散する現象を防止するように機能する。導電金属から成るブランケット膜を化学的機械研磨法（ＣＭＰ）又は他の平坦化方法により除去し、そして導電金属を空洞に残留させる。拡散バリア層は導電金属から成るブランケット膜とともに除去されるということがほとんどない、又は別の平坦化工程においてブランケット膜とともに除去されるということがほとんどなく、そしてパターニング済み誘電体の表面に残留する。この残留拡散バリア層が、誘電体層をＣＭＰのような更に別の処理によるダメージを受けることがないように保護するように機能する。次に、空洞に残留する導電金属の不要部分を、選択性化学エッチングにより取り除いて、又はＣＭＰ又は他の平坦化プロセスによる低ディッシングの研磨により取り除いて導電金属を空洞に埋め込む。次に、コバルト、又は他の導電性元素を添加したコバルトから成るキャップ層を無電解メッキ又は他の堆積プロセスによって堆積させて、キャップ層が導電金属上の後退領域に過剰に充填されるようにする。空洞よりも上に延び、かつパターニング済み誘電体層の上部の上に延在する部分のキャップ層を、単一のＣＭＰプロセス又は他の平坦化プロセスによって除去する。キャップ層の表面粗さをこの平坦化プロセスによって低減してリーク電流を小さくする。
【０００８】
導電金属層を除去した後に、拡散バリア層をパターニング済み誘電体層の上部の上に残留させることにより、誘電体表面は、キャップ層を堆積させている間に露出することがない、又はキャップ層の平坦化、及び拡散バリア層の除去を同時に行なっている際のほとんどの時間の間に露出することがない。誘電体層がキャップ層の堆積プロセスにおいて露出することがないようにすることにより、キャップ層の堆積プロセスにおいて使用される材料の拡散が極めて小さくなる。キャップ層を無電解メッキ処理で堆積させる場合、残留拡散バリア層は、誘電体層への金属イオンの拡散をほとんど阻止するように作用して、導電性材料が捕捉されることによって発生するリーク電流を低減する。残留拡散バリア層は更に、キャップ層の平坦化、及び拡散バリア層の大部分の除去を同時に行なっている際の機械的強度を更に高めるように作用して、誘電体膜へのダメージを低減する。機械的ダメージを低減し、かつ誘電体層への汚染物質の拡散を低減する利点は、誘電体層が低誘電率材料である場合に一層顕著になる。更に、キャップ層を形成する方法は、キャップ層を平坦化する処理、及び誘電体層上に残留する拡散バリア層を除去する処理を、別々の工程においてではなく、一つのプロセス工程において行なうことにより簡易化される。
【０００９】
図１は、半導体ウェハ１０の一部分の断面図を示している。半導体ウェハを処理して、集積回路を搭載した半導体装置を形成する。半導体ウェハ１０は基板１２と、そして能動回路層１４と、を含み、能動回路層は、トランジスタ、ダイオード、抵抗体、及び他の回路要素のような複数の構造を含む。トランジスタは、例えば相補型金属酸化物半導体（ＣＭＯＳ）トランジスタとすることができる。基板１２は、シリコン、シリコンオンインシュレータ、シリコンゲルマニウム、又は他の半導体材料とすることができる。相互接続層１６を回路層１４の表面に形成する。相互接続層１６は誘電体層１８から成り、この誘電体層をパターニングして空洞１５及び残留垂直構造を、従来のフォトリソグラフィ及びエッチングプロセスを使用して形成する。空洞１５はビア開口、トレンチなどとすることができる。一の実施形態では、誘電体層１８は炭素含有酸化シリコンであるが、二酸化シリコン、不純物含有二酸化シリコン、又は多孔質低誘電率材料とすることができる。拡散バリア層２０を誘電体層１８の上に堆積させ、そして拡散バリア層２０でパターニング済み誘電体層１８の上部、及び空洞１５の側壁及び底面を裏打ちする。拡散バリアは物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、又は他の或る堆積法によって堆積させる。一の実施形態では、拡散バリア層はタンタル（Ｔａ）とすることができるが、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、又は他の導電性材料とすることができる。導電金属層２２を拡散バリア層２０の上に堆積させると、導電金属層２２で空洞１５が充填され、続いて導電金属層２２がパターニング済み誘電体層１８及び拡散バリア２０を覆うブランケット層を形成するようになる。導電金属層２２は銅又は他の導電金属とすることができ、そして電解メッキ、ＰＶＤ法、又は他の堆積法、或いはこれらの方法の組み合わせにより堆積させる。一の実施形態では、導電金属層２２は、銅シード層をＰＶＤ法によって形成し（図示せず）、次に銅をシード層の上部の上に電解メッキにより堆積させることができる。
【００１０】
図２は、導電金属層２２の一部分を従来の化学的機械研磨（ＣＭＰ）プロセス、又は電気化学機械研磨（ｅＣＭＰ）のような別の平坦化方法を使用して除去した後の図１の半導体素子１０の断面図を示している。図２に示すように、空洞１５に充填される金属の部分を除いて、導電金属層２２の全てを除去する。拡散バリア層２０はＣＭＰプロセスではほとんど除去されることがない。拡散バリア層２０の内、パターニング済み誘電体層１８の上の全ての部分、又はほとんどの部分を残すことにより、パターニング済み誘電体層１８を後続の処理工程の影響を受けないように保護することができる。
【００１１】
図３は、空洞１５に残留する導電金属層２２の一部分を除去して後退領域２４を形成して残留導電金属層２２の上部表面がパターニング済み誘電体層１８の上部表面の下方に位置するようにした後の、図２の半導体ウェハ１０の一部分の断面図を示している。金属層２２の中の後退領域２４は、選択的化学エッチングにより、又はＣＭＰ、ｅＣＭＰ、又は他の平坦化プロセスによる低ディッシングの研磨により形成することができる。ここで、拡散バリア層２０はこの処理時点で除去されないことに注目されたい。拡散バリア層２０は、誘電体層１８が後続の処理工程によって発生し得る汚染物質及びダメージの影響を受けることがないように誘電体層１８を保護する。
【００１２】
図４は、キャップ層２６を選択的に堆積させた後の図３の半導体ウェハ１０の断面図を示している。一の実施形態では、キャップ層２６は無電解メッキによって堆積させるが、他の選択堆積技術を使用することができる。キャップ層２６は、コバルト（Ｃｏ）のような導電金属であり、キャップ層２６にはタングステン（Ｗ）又はボロン（Ｂ）のような他の元素を添加することができる。一の実施形態では、キャップ層２６は、コバルト（Ｃｏ），タングステン（Ｗ）、及びボロン（Ｂ）を含む。図示の実施形態では、キャップ層２６を堆積させる処理では、ボラン、硫酸コバルト、及びタングステン酸ナトリウム又はタングステン酸を含む溶液を塗布する。また、キャップ層２６には、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、レニウム（Ｒｅ）、及びリン（Ｐ）のような元素を添加することができる。理想的には、キャップ層２６を後退領域２４への充填が完了するまで堆積させてから、キャップ層の堆積を停止する。しかしながら、コバルト，タングステン、及びボロンを含むキャップ層を堆積させる処理は容易かつ正確に制御するということができないので、必要とされる材料よりも多くの材料を堆積させて、確実に後退領域が十分に充填されるようにする。これによって、キャップ層２６が図４に示すキノコ型構造を有するようになる。キャップ層２６は、銅が後の工程で形成される相互接続層に決して拡散することがないように機能する。また、キャップ層はエレクトロマイグレーションを低減するように機能することができる。
【００１３】
図５は、キャップ層２６の一部分、及びパターニング済み誘電体層１８の上の拡散バリア層２０を、従来のＣＭＰ、ｅＣＭＰ、又は他の平坦化方法によって１回の工程で除去して、誘電体層１８及びキャップ層２６の上部表面全体が平坦になるようにした後の図４の半導体ウェハ１０の一部分の断面図を示している。また、キャップ層２６の表面粗さを、１回の平坦化工程によって低減して、リーク電流を減らす。更に、ＣＭＰ装置のプラテン( 回転定盤) を１台だけ使用して、キャップ層２６及び拡散バリア層２０の両方を１回のＣＭＰ処理工程で除去する。これにより製造コストを、半導体素子を形成するために必要なＣＭＰ工程の数を減らすことにより下げることができる。また、拡散バリア層２０を、図２に示す銅層２２をＣＭＰによって除去した後に残留させることにより、拡散バリア層２０が図５に示すように除去されるまで、誘電体層１８を後続の処理工程の影響を受けることがないように保護する。拡散バリア層２０による保護を行なわない場合には、後続の処理工程によって汚染又はダメージが誘電体層１８に発生する恐れがある。バリア層を残留させることにより、誘電体層１８は、バリア層／キャップ層を除去するための図５のＣＭＰ工程の最後の段階で露出するだけである。
【００１４】
本発明について好適な実施形態を参照しながら説明してきたが、この技術分野の当業者であれば、本発明は多くの方法により変更することができ、更には、特定の形で開示し、そして上に説明した実施形態以外の多くの実施形態を採り得ることが理解できるであろう。従って、添付の請求項が、本発明の真の技術範囲に含まれる本発明の全ての変形を包含するものと考える。
【００１５】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、又は問題解決法をもたらし、又はさらに顕著にし得る全ての要素（群）が、いずれかの請求項又は全ての請求項の必須の、必要な、又は基本的な特徴又は要素であると解釈されるべきではない。
【図面の簡単な説明】
【００１６】
【図１】相互接続層を形成した後の半導体ウェハの一部分の断面図。
【図２】金属層の一部分を除去した後の図１の半導体ウェハの一部分の断面図。
【図３】金属層の別の部分を除去した後の図２の半導体ウェハの一部分の断面図。
【図４】キャップ層を形成した後の図３の半導体ウェハの一部分の断面図。
【図５】キャップ層の一部分を除去した後の図４の半導体ウェハの一部分の断面図。

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【特許請求の範囲】
【請求項１】
能動回路によって半導体基板が覆われるように半導体基板を設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
導電層を拡散バリアの上方に、導電層が空洞に充填されるように形成する工程と、
導電層をエッチングして導電層を拡散バリアの上部表面から、拡散バリアのほとんどの部分を除去することなく除去する工程と、
後退領域を空洞内の導電層に、後退領域がパターニング済み誘電体の上部表面の下方に位置するように形成する工程と、
後退領域にキャップ層を充填する工程と、
パターニング済み誘電体の上部表面の上の拡散バリア、及びキャップ層の一部分を除去して、拡散バリアがパターニング済み誘電体の上部表面の上から除去され、及びほぼ平坦な表面がパターニング済み誘電体の上部表面とキャップ層の上部表面との間に形成されるようにする工程とを備える、半導体素子の製造方法。
【請求項２】
導電層をエッチングする前記工程は、
化学的機械研磨（ＣＭＰ）を実施する工程と、
ＣＭＰを実施した後に、拡散バリアと導電層との間で選択性を示す化学エッチャントを用いたエッチングを行なう工程とを備える、請求項１記載の方法。
【請求項３】
パターニング済み誘電体の上部表面の上の拡散バリア、及びキャップ層の一部分を除去する工程では、拡散バリア、及びキャップ層の一部分を化学的機械研磨（ＣＭＰ）処理工程の間に除去する、請求項１記載の方法。
【請求項４】
前記パターニング済み誘電体は低ｋ誘電体からなり、前記導電層は銅からなり、前記拡散バリアはタンタルからなり、前記キャップ層はコバルトからなる、請求項１記載の方法。
【請求項５】
キャップ層は更にタングステン及びボロンを含む、請求項４記載の方法。
【請求項６】
導電層をエッチングする工程では、ＣＭＰを実施して、パターニング済み誘電体の上部表面の上の導電層を除去し、そして導電層の一部分を空洞の中に窪ませて後退領域を形成する、請求項１記載の方法。
【請求項７】
後退領域に充填する工程では、コバルト／タングステン／ボロンを選択的に堆積させる、請求項１記載の方法。
【請求項８】
選択的に堆積させる工程では、ボラン、硫酸コバルト、及びタングステン酸ナトリウム又はタングステン酸を含む溶液を塗布する、請求項７記載の方法。
【請求項９】
導電層を形成する工程では、銅を電解メッキする、請求項１記載の方法。
【請求項１０】
導電層をエッチングする前記工程では、
ＣＭＰによって、パターニング済み誘電体の上部表面の上の導電層のほぼ全てを除去し、
ＣＭＰによって、導電層をパターニング済み誘電体の上部表面の上から完全に除去し、そして拡散バリアの少なくとも一部分を、パターニング済み誘電体の上部表面の上方に残留させ、及び
空洞の中の導電層をエッチバックして後退領域を形成する、請求項１記載の方法。
【請求項１１】
除去する工程では、ＣＭＰを実施する、請求項１記載の方法。
【請求項１２】
半導体基板を、能動回路によって半導体基板が覆われるように設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
メッキによって導電層を拡散バリアの上方に形成して、導電層が空洞に充填されるようにする工程と、
パターニング済み誘電体の上部表面の上の導電層を除去する工程を実施して、拡散バリアの少なくとも一部分をパターニング済み誘電体の上部表面の上方に残留させ、そして空洞の中の導電層の一部分を除去して、後退領域をパターニング済み誘電体の上部表面の下方に形成する工程と、
後退領域にキャップ層を選択堆積法により充填して、キャップ層の上部表面がパターニング済み誘電体の上部表面よりも高くなるようにする工程と、
パターニング済み誘電体の上部表面の上の拡散バリアを除去する工程を実施して、キャップ層の一部分を除去し、そしてほぼ平坦な表面をパターニング済み誘電体の上部表面とキャップ層の上部表面との間に形成する工程とを備える、半導体素子の製造方法。
【請求項１３】
拡散バリアを除去する工程では、ＣＭＰを実施する、請求項１２記載の方法。
【請求項１４】
導電層を除去する工程では、ＣＭＰを実施する、請求項１２記載の方法。
【請求項１５】
導電層を除去する工程では更に、導電層と拡散バリアとの間で選択性を示すエッチャントを用いたエッチングを行なって後退領域を形成する、請求項１４記載の方法。
【請求項１６】
前記導電層は銅からなり、前記キャップ層はコバルトからなる、請求項１２記載の方法。
【請求項１７】
前記拡散バリアはタンタルからなる、請求項１６記載の方法。
【請求項１８】
半導体基板を、能動回路によって半導体基板が覆われるように設ける工程と、
空洞を有するパターニング済み誘電体を能動回路の上方に形成する工程と、
拡散バリアをパターニング済み誘電体の上方に形成して、空洞が拡散バリアで裏打ちされ、かつパターニング済み誘電体の上部表面が拡散バリアで被覆されるようにする工程と、
導電層を拡散バリアの上方に、導電層が空洞に充填されるように形成する工程と、
導電層を平坦化することにより拡散バリアを露出させる工程と、
後退領域を空洞に、後退領域がパターニング済み誘電体の上部表面の下方に位置するように形成する工程と、
後退領域にキャップ層を充填する工程と、
パターニング済み誘電体及びキャップ層の上部表面を平坦化することにより、パターニング済み誘電体の上部表面の上の拡散バリアを除去する工程とを備える、半導体素子の製造方法。
【請求項１９】
前記導電層は銅からなり、前記拡散バリアはタンタルからなり、キャップ層はコバルトからなる、請求項１８記載の方法。
【請求項２０】
上部表面を平坦化する工程、及び導電層を平坦化する工程はＣＭＰにより行なわれる、請求項１８記載の方法。

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METHOD FOR FORMING A CAPPING LAYER ON A SEMICONDUCTOR DEVICE

FIELD OF THE INVENTION
The present invention relates generally to semiconductors, and more particularly, to a method for forming a capping layer on a semiconductor device.

BACKGROUND OF THE INVENTION
In integrated circuits, a dielectric layer is used to provide insulation around the interconnect wiring of the chip. Just as faster interconnect materials such as copper allow a signal to move faster through the chip, decreasing the capacitance factor of the insulating material also allows signals to travel across the interconnect faster because they have less interference with each other. The most common dielectric material is silicon dioxide.
However, the semiconductor industry is constantly searching for commercially useful, lower capacitance dielectric materials, commonly referred to as low dielectric constant or low k materials.
When forming interconnects, the dielectric layer is patterned to form cavities such as trenches, vias, and the like. The cavities are then filled with a conductive material such as copper. To prevent electro-migration or diffusion, a relatively thin barrier layer is formed on the dielectric and the copper is formed on the barrier layer. The barrier layer is typically formed from Ta (tantalum). A chemical mechanical polishing (CMP) process is used to remove the copper and barrier layer from over the dielectric. The copper is recessed in the cavities and a conventional cobalt (Co) film doped with elements like tungsten (W), molybdenum (Mo), rhenium (Re), etc. are formed over the copper to prevent diffusion of copper into the surrounding dielectric material. This can enable integration of copper with low k materials. Also capping copper with these types of materials can enhance reliability by increasing electro-migration resistance. In order to be successful a very selective deposition of these films is required. Also, formation of the capping layer is highly dependent on the condition of the copper surface.
Typically, the cobalt films are deposited on the copper by electroless plating. The plating process may produce a cobalt film having a mushroom shaped profile. The mushroom shape extends above the surface of the dielectric and may cause unacceptable leakage between conductors. In addition, the plating process results in cobalt film with a relatively rough surface.
Therefore, there is a need for a method to form a smooth capping film over copper that minimizes leakage currents between conductors.

BRIEF DESCRIPTION OF THE DRAWINGS

FIG. 1 illustrates a cross-sectional view of a portion of a semiconductor wafer after formation of an interconnect level.
FIG. 2 illustrates a cross-sectional view of a portion of a semiconductor wafer of FIG.

1 after a portion of a metal layer has been removed.
FIG. 3 illustrates a cross-sectional view of a portion of a semiconductor wafer of FIG.

2 after a further portion of a metal layer has been removed.
FIG. 4 illustrates a cross-sectional view of a portion of the semiconductor wafer of FIG. 3 after formation of a capping layer.
FIG. 5 illustrates a cross-sectional view of a portion of the semiconductor wafer of FIG. 4 after removal of a portion of the capping layer.

DETAILED DESCRIPTION

Generally, the present invention provides a method for forming a capping layer on top of a conductive metal layer that fills a cavity, such as a via or trench in an interconnect level of a semiconductor device. A purpose of the capping layer is to prevent diffusion of the conductive metal into subsequent interconnect levels within the device.
An active circuitry layer is formed on a substrate. The interconnect level is formed on top of the active circuitry level by depositing a dielectric layer and patterning the dielectric layer to form cavities, which can be vias, trenches, and the like. A diffusion barrier layer, such as tantalum or tantalum nitride, is deposited over the patterned dielectric layer such that the cavities and the top of the patterned dielectric layer are lined with the diffusion barrier layer. A conductive metal, such as copper, is deposited over the diffusion barrier layer, filling the cavities and forming a blanket film over the patterned dielectric layer. The diffusion barrier layer prevents diffusion of the conductive metal into the dielectric layer. The blanket film of the conductive metal is removed by chemical mechanical polishing (CMP) or other planarization method and the conductive metal remains in the cavities. The diffusion barrier layer is not substantially removed with the blanket film of the conductive metal, or in a separate planarization step, and remains on the surface of the patterned dielectric. This remaining diffusion barrier layer protects the dielectric layer from damage from further processing, such as CMP. The conductive metal remaining in the cavities is then recessed through selective chemical etching or deliberate dishing through CMP or other planarization process. The capping layer of cobalt or cobalt doped with other conductive elements is then deposited through electroless plating or other deposition process such that it overfills the recessed area above the conductive metal. The capping layer extending above the cavity and the barrier layer on top of the patterned dielectric layer is removed by a single CMP process or other planarization process. The surface roughness of the capping layer is reduced through this planarization process resulting in reduced leakage.
By leaving the diffusion barrier layer on top of the patterned dielectric layer after the conductive metal layer is removed, the dielectric surface is not exposed during the deposition of the capping layer or during a substantial portion of the simultaneous planarization of the capping layer and removal of the diffusion barrier layer. By not exposing the dielectric layer to the capping layer deposition process, diffusion of materials used in the capping layer deposition process is significantly reduced. In the case of electroless deposition of the capping layer, the remaining diffusion barrier layer substantially prevents the diffusion of metal ions into the dielectric layer resulting in reduced leakage caused by trapping of conductive materials. The remaining diffusion barrier layer also provides additional mechanical strength during the simultaneous planarization of the capping layer and substantial removal of the diffusion barrier layer resulting in reduced damage of the dielectric film. The benefits of reduced mechanical damage and reduced diffusion of contaminants into the dielectric layer are greater when the dielectric layer is a lower dielectric constant material. Furthermore, the method of forming the capping layer is simplified by planarizing the capping layer and removing the diffusion barrier layer remaining on the dielectric layer in one process step rather than in separate steps.

FIG. 1 illustrates a cross-sectional view of a portion of a semiconductor wafer 10.

The semiconductor wafer is processed to produce semiconductor devices having integrated circuits implemented thereon. Semiconductor wafer 10 includes a substrate 12 and an active circuitry layer 14 containing a plurality of structures such as transistors, diodes, resistors and other circuit elements. The transistors may be, for example, complementary metal-oxide semiconductor (CMOS) transistors. Substrate 12 can be silicon, silicon-on-insulator, silicon germanium, or other semiconductor material. An interconnect level 16 is formed on a surface of the circuitry layer 14. The interconnect layer 16 consists of a dielectric layer 18 which is patterned to form cavities 15 and remaining vertical structures using conventional
photolithography and etch processes. The cavities 15 can be vias, trenches and the like. In one embodiment, the dielectric layer 18 is a carbon-containing silicon oxide but it can be silicon dioxide, doped silicon dioxide, or a porous low dielectric constant material. A diffusion barrier layer 20 is deposited on the dielectric layer 18 and lines the top of the patterned dielectric layer 18 and the sidewalls and bottoms of the cavities 15. The diffusion barrier is deposited by physical vapor deposition (PVD), chemical vapor deposition (CVD) or some other deposition method. In one embodiment, the diffusion barrier layer is tantalum (Ta) but can be tantalum nitride (TaN), titanium nitride (TiN) or other conductive material. A conductive metal layer 22 is deposited on the diffusion barrier layer 20 which fills the cavities 15 and subsequently forms a blanket layer atop the patterned dielectric layer 18 and the diffusion barrier 20. The conductive metal layer 22 can be copper or other conductive metal and is deposited by electroplating, PVD or other deposition technique or combination thereof. In one embodiment, the conductive metal layer 22 can be deposited by forming a seed layer of copper by PVD (not shown) then electroplating copper on top of the seed layer.

FIG. 2 illustrates a cross-sectional view of the semiconductor device 10 of FIG. 1 after a portion of the conductive metal layer 22 has been removed using a conventional chemical mechanical polishing (CMP) process or another planarization method such as electrochemical mechanical polishing (eCMP). As illustrated in FIG. 2, all of conductive metal layer 22 is removed except for the metal filling the cavities 15. The diffusion barrier layer 20 is not substantially removed in the CMP process. By leaving all or a substantial portion of the diffusion layer 20 atop the patterned dielectric layer 18, the patterned dielectric layer 18 is protected from subsequent processing steps.

FIG. 3 illustrates a cross-sectional view of the portion of the semiconductor wafer 10 of FIG. 2 after removal of a portion of the conductive metal layer 22 remaining in the cavities 15 to form recessed regions 24 such that the top surface of the remaining conductive metal layer 22 is below the top surface of the patterned dielectric layer 18. The recessed regions 24 in metal layer 22 can be formed by selective chemical etching or deliberate dishing through CMP, eCMP or other planarization process. Note that diffusion layer 20 is not removed at this time. Diffusion layer 20 protects dielectric layer 18 from contaminants and damage that may be caused by subsequent processing steps.

FIG. 4 illustrates a cross-sectional view of the semiconductor wafer 10 of FIG. 3 after selective deposition of capping layer 26. hi one embodiment the capping layer 26 is deposited by electroless plating but other selective deposition techniques may be used. The capping layer 26 is a conductive material such as cobalt (Co) and can be doped with other elements such as tungsten (W) or boron (B). In one embodiment the capping layer 26 comprises cobalt (Co), tungsten (W) and boron (B). hi the illustrated embodiment, the deposition of the capping layer 26 comprises applying a solution comprising borane, cobalt sulfate, and sodium tungstate or tungstic acid. Also, the capping layer 26 can be doped with elements like nickel (Ni), molybdenum (Mo), rhenium (Re), and phosphorus (P). Ideally, the capping layer 26 would be deposited until completely filling the recessed regions 24 and then stopped. But because deposition of a capping layer comprising cobalt, tungsten and boron may not be easily accurately controllable, more material than needed will be deposited to ensure the recesses are adequately filled. This results in the capping layer 26 having the mushroom shape illustrated in FIG. 4. The capping layer 26 functions to prevent copper from diffusing into any subsequent interconnect level. Also, the capping layer may function to reduce electro-migration.

FIG. 5 illustrates a cross-sectional view of the portion of the semiconductor wafer 10 of FIG. 4 after a portion of capping layer 26 and the diffusion barrier layer 20 on the patterned dielectric layer 18 are removed by conventional CMP, eCMP or other planarization method in one step such that the entire top surface of the dielectric layer 18 and the capping layer 26 are planar. Also, the surface roughness of capping layer 26 is reduced by the one planarization step resulting in reduced leakage. In addition, only one platen of a CMP tool is used to remove both the capping layer 26 and the diffusion barrier layer 20 in one CMP process step. This may reduce manufacturing costs by reducing the number of CMP steps required to manufacture the device. Also, by leaving the diffusion barrier layer 20 on after the CMP removal of copper layer 22 illustrated in FIG. 2, the dielectric layer 18 is protected from subsequent processing steps until it is removed as illustrated in FIG. 5. Without the protection provided by diffusion barrier layer 20, the subsequent processing steps may cause contamination or damage to the dielectric layer 18. By leaving the barrier layer on, the dielectric layer 18 is only exposed at the end of the barrier layer/capping layer CMP step of FIG. 5.

While the invention has been described in the context of a preferred embodiment, it will be apparent to those skilled in the art that the present invention may be modified in numerous ways and may assume many embodiments other than that specifically set out and described above. Accordingly, it is intended by the appended claims to cover all
modifications of the invention which fall within the true scope of the invention.
Benefits, other advantages, and solutions to problems have been described above with regard to specific embodiments. However, the benefits, advantages, solutions to problems, and any element(s) that may cause any benefit, advantage, or solution to occur or become more pronounced are not to be construed as a critical, required, or essential feature or element of any or all the claims. As used herein, the terms "comprises," "comprising," or any other variation thereof, are intended to cover a non-exclusive inclusion, such that a process, method, article, or apparatus that comprises a list of elements does not include only those elements but may include other elements not expressly listed or inherent to such process, method, article, or apparatus.

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What is claimed is:

1. A method for making a semiconductor device, comprising:
providing a semiconductor substrate having overlying active circuitry;
forming a patterned dielectric over the active circuitry, wherein the patterned
dielectric has a cavity;
forming a diffusion barrier over the patterned dielectric wherein the cavity is
lined with the diffusion barrier and a top surface of the patterned
dielectric is coated with the diffusion barrier;
forming a conductive layer over the diffusion barrier wherein the conductive
layer fills the cavity;
etching the conductive layer to remove the conductive layer from over the top
surface of the diffusion barrier, without removing a substantial portion
of the diffusion barrier;
forming a recessed region in the conductive layer in the cavity, wherein the
recessed region is below the top surface of the patterned dielectric
layer;
filling the recessed region with a capping layer; and
removing the diffusion barrier from over the top surface of the patterned
dielectric and a portion of the capping layer, wherein the diffusion
barrier is removed over the top surface of the patterned dielectric and a
substantially planar surface is formed between the top surface of the
patterned dielectric layer and a top surface of the capping layer.

2. The method of claim 1 wherein the etching the conductive layer, comprises:
performing chemical mechanical polishing (CMP); and
after the performing the CMP, applying a chemical etchant that is selective
between the diffusion barrier and the conductive layer.

3. The method of claim 1 , wherein removing the diffusion barrier from over the top surface of the patterned dielectric and a portion of the capping layer comprises removing the diffusion barrier and the portion of the capping layer during one chemical mechanical polishing (CMP) process step.

4. The method of claim 1, wherein the patterned dielectric comprises a low k dielectric, the conductor layer comprises copper, the diffusion barrier comprises tantalum, and the capping layer comprises cobalt.

5. The method of claim 4, wherein the capping layer further comprises tungsten and boron.

6. The method of claim 1, wherein the etching the conductive layer comprises performing CMP to remove the conductive layer over the top surface of the patterned dielectric layer and dish out a portion of the conductive layer in the cavity to form the recessed region.

7. The method of claim 1 , wherein the filling the recessed region comprises performing selective deposition of cobalt tungsten boron.

8. The method of claim 7, wherein the performing the selective deposition comprises:
applying a solution comprising borane, cobalt sulfate, and sodium tungstate or
tungstic acid.

9. The method of claim 1, wherein the forming the conductive layer comprises electroplating copper.

10. The method of claim 1 wherein the etching the conductive layer comprises:
removing by CMP substantially all of the conductive layer over the top surface
of the patterned dielectric;
completely removing by CMP the conductive layer from over the top surface
of the patterned dielectric and leaving at least a portion of the diffusion
barrier over the top surface of the patterned dielectric; and etching back the conductive layer in the cavity to form the recessed region.

11. The method of claim 1 , wherein the removing comprises performing CMP.

12. A method of forming a semiconductor device, comprising:
providing a semiconductor substrate having overlying active circuitry;
forming a patterned dielectric over the active circuitry, wherein the patterned
dielectric has a cavity;
forming a diffusion barrier over the patterned dielectric wherein the cavity is
lined with the diffusion barrier and a top surface of the patterned
dielectric is coated with the diffusion barrier;
by plating, forming a conductive layer over the diffusion barrier wherein the
conductive layer fills the cavity;
performing a step for removing the conductive layer over the top surface of
the patterned dielectric, leaving at least a portion of the diffusion
barrier over the top surface of the patterned dielectric, and removing a
portion of the conductive layer in the cavity to form a recessed region
below the top surface of the patterned dielectric layer;
filling the recessed region with a capping layer by selective deposition,
wherein a top surface of the capping layer is higher than the top
surface of the patterned dielectric layer; and
performing a step for removing the diffusion barrier over the top surface of the
patterned dielectric, removing a portion of the capping layer, and
forming a substantially planar surface between the top surface of the
patterned dielectric layer and a top surface of the capping layer.

13. The method of claim 12, wherein the step for removing the diffusion barrier comprises performing CMP.

14. The method of claim 12, wherein the step for removing the conductive layer comprises performing CMP.

15. The method of claim 14 wherein the step for removing the conductive layer further comprises applying an etchant that is selective between the conductive layer and the diffusion barrier to form the recessed region.

16. The method of claim 12, wherein the conductive layer comprises copper and the capping layer comprises cobalt.

17. The method of claim 16, wherein the diffusion barrier comprises tantalum.

18. A method for making a semiconductor device, comprising:
providing a semiconductor substrate having overlying active circuitry;
forming a patterned dielectric over the active circuitry, wherein the patterned
dielectric has a cavity;
forming a diffusion barrier over the patterned dielectric wherein the cavity is
lined with the diffusion barrier and a top surface of the patterned
dielectric is coated with the diffusion barrier;
forming a conductive layer over the diffusion barrier wherein the conductive
layer fills the cavity;
planarizing the conductive layer and thereby exposing the diffusion barrier;
forming a recessed region in the cavity below the top surface of the patterned
dielectric layer;
filling the recessed region with a capping layer; and
planarizing top surfaces of the patterned dielectric and the capping layer and
thereby removing the diffusion barrier over the top surface of the
patterned dielectric.

19. The method of claim 18, wherein the conductive layer comprises copper, the diffusion barrier comprises tantalum, and the capping layer comprises cobalt.

20. The method of claim 18, wherein the planarizing the top surfaces and the planarizing the conductive layer are performed by CMP.


【特表2009-506536】
ＷＯ２００７／０２４４７０
より引用

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を備え、さらに、ゲート酸化物の漏れを抑えたトランジスタを含む半導体デバイスに関する。本発明は、特に、サブミクロン設計特性を有する高速の半導体デバイスに適用できる。
【背景技術】
【０００２】
トランジスタなどの何億もの回路素子を単一の集積回路に統合するには、相互接続構造を含む回路素子の物理的寸法をさらに劇的に縮小つまり超小型化しなければならない。
超小型化により、ウェルに濃度勾配をつけたドーピング、エピタキシャルウエーハ、ハロー（イオン）注入、チップ注入(tip implants)、軽濃度にドープされたドレイン構造、ソース／ドレイン領域に対する多重イオン注入、ゲートおよびソース／ドレインのシリサイド化、複数のサイドウォールスペーサなどを含むようにすることでトランジスタ設計の複雑度が劇的に増している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、高性能化が常に求められていることから、高駆動電流を必要とする超小型構成要素を高速に動作させ、さらに、リークを少なくし、つまり、オフ状態の電流を少なくして電力消費を抑えるようにしなければならない。典型的に、構造パラメータならびにドーピングパラメータは、リーク電流を阻害する駆動電流を所望に応じて増加させる傾向がある。
【０００４】
ポリシリコンの空乏を少なくし、さらに、メタルゲートの形成後に処理温度を下げることによって駆動電流を向上させるようにメタルゲート電極が開発が進められてきた。リプレースメントゲート（replacement metal gate）プロセスフローを実行するために、ポリシリコンのようなダミーゲートがドライ／ウェットエッチングにより除去され、その後、金属蒸着が行われる。
【０００５】
さらなる小型化が求められ続けていることから、メタルゲートトランジスタのゲート酸化物層を含むトランジスタの加工寸法を縮小することが求められる。非常に薄い実効酸化膜厚（ＥＯＴ）を実現するには、そのようなゲート酸化層を薄くしなければならない。
しかしながら、約１５Åの厚みのゲート酸化物の形成しようとする場合、このような目的は、リーク電流が原因となって実現困難なものとなっている。
【０００６】
したがって、リーク電流を抑え、薄くしたＥＯＴを備えるゲート酸化物を有するメタルゲートトランジスタが求められている。さらに、デバイスの速度は低下させずに、薄くしたＥＯＴを備えるゲート酸化物を有するメタルゲートトランジスタを含む半導体デバイスの製造を可能にする方法が求められている。
【課題を解決するための手段】
【０００７】
本発明の利点としては、メタルゲート電極と、ＥＯＴが薄くされリーク電流が抑えられたゲート酸化物と、を備えるトランジスタを有する半導体デバイスが挙げられる。
【０００８】
本発明の別の利点としては、メタルゲート電極と、ＥＯＴが薄くされリーク電流が抑えられたゲート酸化物と、を備えるトランジスタを含む半導体デバイスの製造方法が挙げられる。本発明の更なる利点及び他の特徴は、以下の明細書にその一部が記載され、また、ある部分は、当業者にとって、以下の明細書を査読することで、あるいは、本発明を実施することにより明らかになるであろう。本発明の利点及び特徴は、特に、添付の特許請求の範囲に明らかにされることにより、実現され、得られる。
【０００９】
本発明によれば、前述の利点ならびにその他の利点の一部は、基板、基板上のゲート誘電層、ゲート誘電層上の保護層、および、保護層上のメタルゲート電極、を含む半導体デバイスによって達成することができ、保護層は、ゲート誘電層とメタルゲート電極との間で濃度勾配のつけられた組成(graded composition)を有する。
【００１０】
本発明の実施例は、酸化物シリコンなどのゲート酸化物と、その上に保護層が形成されたメタルゲートトランジスタを含む。本実施形態の一態様としては、金属炭化物を含む非晶質炭素層を含む保護層が挙げられ、これは、金属を約５０原子百分率までの濃度でゲート電極から非晶質炭素層に拡散することにより形成される。典型的には、金属炭化物の濃度は、非晶質炭素層とメタルゲート電極との界面近くでは約８０原子百分率であり、非晶質炭素層を通じてゲート酸化物層との界面に向かうに従って約２０％にまで低下する。さらに実施形態において、酸素、シリコンおよび／または窒素などの少なくとも１つの更なる素子を含む非晶質炭素層が蒸着される。
【００１１】
本発明の別の態様としては、基板、基板上のゲート誘電層、および、ゲート誘電層上のメタルゲート電極を含む半導体デバイスが挙げられ、ゲート誘電層は、４以上の比誘電定数（ｋ）を有する酸化物を含む酸化物層と、基板とこの酸化物層の界面およびメタルゲート電極とこの酸化物層の界面において高濃度のシリコンと、を含む半導体デバイスが挙げられる。
【００１２】
実施形態において、基板上に多結晶シリコンの層と、第１多結晶シリコン層上に高誘電定数酸化物を含む酸化物層と、酸化物層上とメタルゲート電極に隣接して第２多結晶シリコン層と、を含むゲート誘電層が形成される。
【００１３】
本発明の別の態様は、メタルゲート電極を備えたトランジスタを有する半導体デバイスの製造方法であり、該方法は、基板上にリムーバブルゲートを形成するステップを含み、基板とリムーバブルゲートとの間にはゲート誘電層が設けられ、基板上に誘電層を形成し、リムーバブルゲートの上面を露出するステップと、リムーバブルゲートを除去して、ゲート誘電層により底部が画定され、誘電層の露出面によって側部が画定される誘電層の開口部を残すようにするステップと、保護層をゲート誘電層上に形成し、開口部を覆うステップと、開口部にメタルゲート電極を形成するステップと、を含み保護層は、ゲート誘電層とメタルゲート電極間に濃度勾配のつけられた組成を有する。
【００１４】
実施形態において、化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）により非晶質炭素層が蒸着され、さらに、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）またはモリブデン（Ｍｏ）などの金属を非晶質炭素に拡散して、金属ゲート電極から非晶質炭素層を通じてゲート誘電層に向かうに従って濃度が低下する金属炭化物を形成するように、高温に加熱される。
【００１５】
本発明のさらなる利点は、以下の詳細な説明から本技術分野の当業者には容易に明らかとなる。本発明の実施形態は、本発明を実現するために検討された最良の形態を示すことで説明している。本発明は他の異なる実施形態においても実現可能であり、いくつかの詳細な部分については、本発明の範囲からまったく離れることなしに、様々な明白な実施例において変更可能であることを理解していただきたい。
従って、図面および詳細な説明は本質的に説明のためのものであり、本発明を限定しようとするものではないものとして扱われるべきである。なお、図１〜図１２において、同様の特徴には同じ参照符号が記されている。
【発明を実施するための最良の形態】
【００１６】
本発明は、ポリシリコンゲート電極の形成に関する従来の方法に取り組み、これに伴う問題（抵抗が高いこと、よってさらに遅い動作速度から生じる問題）を解決する。さらに、本発明は、リプレースメントゲートトランジスタのゲート酸化物の厚みを薄くすることに取り組み、これに伴う問題、例えば、リーク電流の増加と動作速度の低下、を解決する。
本発明は、リーク電流を増加させずにＥＯＴが薄くされたゲート酸化物、例えば厚みが５Å〜１２Å、例えば１０Åのなど、１５Å未満の厚みを有するゲート酸化物を備えたメタルゲートトランジスタを、ゲート酸化物層とゲート電極層間に濃度勾配のつけられた組成を有する保護層をゲート酸化物層上に形成するステップを含む技術により提供することによって、このような問題に取り組み、解決する。この濃度勾配のつけられた保護層を形成することで、ゲート電極とゲート酸化物層間の応力が減り、これにより欠陥が減り、リーク電流が低減する。
【００１７】
本発明の実施形態によれば、多結晶シリコンゲートなどのリムーバブルまたは「ダミー」ゲートを除去後、非晶質炭素層が露出したゲート酸化物上に蒸着され、「ダミー」ゲートを除去することで生成された開口部が覆われる。次いでＴａ、Ｎｉ、Ｃｏ、Ｍｏなどの金属層が蒸着され、その後、化学機械研磨（ＣＭＰ）が行われてリプレースメントゲートが形成される。続いて、金属をメタルゲート電極から非晶質炭素層に拡散して金属炭化物を形成するように、加熱される。
【００１８】
本発明の実施形態において、真空下で、またはアルゴン、窒素などの適切な雰囲気の下で、または約４体積百分率の水素と約９６体積百分率の窒素から構成されるフォーミングガスの下で、約３０秒〜約５分間、約３００℃〜６００℃の温度にまで、例えば４００℃の温度にまで加熱される。加熱中にゲート電極からの金属は非晶質炭素層に拡散し、約５０原子百分率までの炭化物を形成する。この結果形成される保護層の構造は濃度勾配のつけられた組成組成であり、ゲート電極と非晶質炭素層の界面では金属炭化物の含有量は高く、非晶質炭素層を通じてゲート酸化物層へと向かうに従って濃度が金属炭化物の含有量は低くなる。本発明の実施形態において、金属をメタルゲート電極から非晶質炭素層まで拡散し、リプレースメントゲート電極との界面近くでは約８０原子百分率の金属炭化物を含み、非晶質炭素層を通じてゲート酸化物層との界面近くでは約２０原子百分率の濃度にまで低下する濃度勾配のつけられた組成を形成するように、加熱がなされる。有利にも、濃度勾配のつけられた組成により、ゲート酸化物層とメタルゲート電極間での互換性が高まり、この結果、応力が低減し、よって、欠陥が減り、リーク電流が抑えられて動作速度が高まる。
【００１９】
本発明の別の実施形態では、ゲート酸化物層は、真空の誘電率を１とした場合に、例えば４以上の比誘電定数（ｋ）を有する、高誘電定数材料から形成される。本発明の実施形態において、比誘電定数（ｋ）が４〜約５００未満、例えば、約４〜約４０未満の誘電材料からゲート誘電層が形成される。さらに本発明の実施形態において、比誘電定数（ｋ）が約４〜３０、例えば約４〜約２０の高誘電定数（ｋ）からゲート誘電材料が形成される。適切な誘電材料として、Ｔａ２Ｏ５、Ｈｆ２Ｏ３、ＨｆＳｉＳ３が挙げられる。そのような実施形態では、ゲート酸化物層と基板との界面において、および、ゲート酸化物層とリプレースメントゲート電極との界面においてシリコン濃度の高いゲート酸化物層を形成することが有利であることがわかっている。他の実施形態においては、高誘電定数ゲート酸化物層と基板との界面において多結晶シリコンが形成され、さらに、高誘電定数ゲート酸化物とリプレースメントゲート電極との界面において多結晶シリコン層が形成される。
【００２０】
本発明の実施形態を図１〜７に概略的に示す。図１を参照すると、ポリシリコンなどの一時的にリプレース可能ゲート、つまりダミーゲート１１は基板１０の上に形成され、ダミーゲート１１と基板１０との間には酸化物シリコンなどのゲート誘電層１２が形成されている。さらに、本発明の実施形態において、ゲート誘電層１２に、ＺｒＯ２、ＨｆＯ２、Ｈｆ２Ｏ３、ＨｆＳｉＯ３、ＩｎＯ２、ＬａＯ２、Ｔａ２Ｏ３、およびＴａＯ２などの高誘電定数材料が蒸着される。次に、浅いソース／ドレイン拡張部１３が形成される。続いて、酸化物シリコン、窒化シリコン、または酸窒化シリコンなどの誘電サイドウォールスペーサ１５がリムーバブルゲート１１に形成される。次に、イオンが打ち込まれて深いソース／ドレイン領域１４が形成される。続いて、Ｎｉ層を蒸着することによって、ソース／ドレイン領域１３の露出面にニッケルシリサイドなどの、金属シリサイド層１６を形成するようにシリサイド化がなされる。その後、加熱処理がなされる。図１に示す操作ステップは従来の方法で行われる。
【００２１】
図２を参照すると、酸化物シリコン、例えば、テトラエチルオルソシリケート（ＴＥＯＳ：tetraethyl orthosilicate）から形成される酸化物シリコンなどの誘電材料層が蒸着され、次に、化学機械研磨（ＣＭＰ）が行われて誘電層２０が形成される。浅いソース／ドレイン拡張部１３およびソース／ドレイン領域１４は、高温の、例えば約９００℃以上の熱アニーリングにより、図１に示す段階において、または他の形態では図２に示す段階において、または他の形態では、リプレースメントゲート電極を蒸着する前に図３に示す段階であっても活性化されることを理解されたい。
【００２２】
図３に例示しているように、リプレースメントつまりダミーゲート１１は、例えば酢酸におけるフッ化水素酸と硝酸との溶液を溶液を用いたエッチングによって除去される。図４に概略的に例示しているように、本実施形態の態様によれば、非晶質炭素層４０が蒸着され、ダミーポリシリコンゲート１１を除去することで生成された開口部が覆われる。本発明の実施形態において、ＣＶＤまたはＡＬＤにより非晶質炭素層４０が蒸着される。典型的に、非晶質炭素層は、約１０〜約５０Å（例えば約２５〜３５Åなど）などの、約５０Åの厚みにまで蒸着される。非晶質炭素層を約３０Åの厚みに蒸着することにより、適切な結果を得ることができる。
【００２３】
続いて、図５に例示しているように、タンタル、ニッケル、コバルトおよびモリブデンなどの導電性材料層５０が物理気相蒸着技術などにより蒸着される。本発明の実施形態において、タンタル、ニッケル、コバルトまたはモリブデンなどの金属からなる初期層が蒸着され、次いで銅（Ｃｕ）またはＣｕ合金の層が蒸着される。次いで、ＣＭＰが行われ、蒸着された導電材料の上面がプレーナ化される。この結果、図６に示すように、メタルゲート６０が完成する。
【００２４】
本発明の別の実施形態では、非晶質炭素層はＣＶＤにより蒸着され、酸素、シリコン、窒素などの少なくとも１つの素子を含む。実施形態には、酸素、シラン（ＳｉＨ４）および窒素を使用したＣＶＤによる蒸着を含む。初期の非晶質炭素層に酸素、シリコンおよび／または窒素を含むことで、応力がさらに減り、さらに応力がもたらす欠陥が低減する。この結果、リーク電流が抑えられる。
【００２５】
続いて、一般的には、真空下で、または、アルゴン、窒素などの適切な雰囲気の下で、または、約４体積百分率の水素および約９６体積百分率の窒素からなるフォーミングガスの下で、約３００℃〜約６００℃の温度で、例えば約４００℃の温度で、約３０秒〜約５分間、加熱がなされる。加熱の間、リプレースメントゲートからの金属が非晶質炭素層４０に拡散し、炭化物が形成される。この炭化物は、非晶質炭素層４０とメタルゲート６０との界面から非晶質炭素層４０を通じてゲート誘電層１２に向かうに従い段階的に濃度が低下している。この結果形成される構造を図７に示しており、この構造では、金属炭化物を有する非晶質炭素の保護層を表す素子７０が示されている。
【００２６】
典型的に、加熱は、５０原子百分率までの金属炭化物を形成するのに十分な条件下で行われる。一般的に金属炭化物の濃度は、保護層７０とメタルゲート電極６０との界面近くでは約８０原子百分率であり、保護層７０の厚みを通るに従って濃度は段階的に低下し、保護層７０とゲート酸化物層１２との界面近くでは、金属炭化物の濃度は約２０原子百分率となる。濃度勾配のつけられた組成を有する保護層７０により互換性が向上する。この結果、応力が減り、したがってゲート電極／ゲート酸化物の界面において生成される欠陥が減る。このようにして、ＥＯＴは、リーク電流の増加といったデメリットを伴うことなく、非常に薄くすることができる。
【００２７】
本発明の別の実施形態を、図８〜１２に概略的に示す。図８を参照すると、図１〜３に説明したような処理が行われ、図８は基本的に図３に対応する。この時点で、ゲート酸化物層は、従来のフッ化水素酸エッチを用いて除去され、この結果、図９に例示するような中間体構造が形成される。この実施形態では、ポリシリコンダミーゲートを除去するプラズマ処理またはリプレースメントゲートの蒸着に起因する放射損傷（radiation damage）のない新たなゲート酸化物が形成される。本実施形態の態様によれば、シリコンを有する高誘電定数材料を含む新たなゲート電極が形成される。シリコンの濃度は、基板との界面において、およびメタルゲート電極との界面において高い。この結果、基板ならびにメタルゲートの両方と互換性のある、濃度勾配のつけられたゲート誘電層が形成され、これにより応力ならびに関連の欠陥とが減る。
【００２８】
元のゲート酸化物１２を除去後、濃度勾配のつけられた高誘電定数のゲート酸化物が形成される。本実施形態の態様において、図１０に例示しているように、多結晶シリコンの初期層８１が蒸着され、その上にＴａ２Ｏ５、Ｈｆ２Ｏ３、またはＨｆＳｉＯ３などの高誘電定数材料８２が蒸着され、この高誘電定数材料８２の上には別の多結晶シリコンの層８３が蒸着される。次に、図１１に示すように、金属９０が蒸着される。本実施形態の態様において、初めにＴａ層が蒸着され、続いてＣｕまたはＣｕ合金の層が蒸着される。
【００２９】
次に、ＣＭＰが行われ、これによりメタルゲート電極１００を含む、図１２に概略的に示す構造が形成される。基板１０との界面において、およびメタルゲート電極１００との界面においてシリコン濃度の高い濃度勾配のつけられた組成のゲート誘電層により、応力が著しく減り、したがって、欠陥が減る。この結果、リーク電流を増加させずにＥＯＴを薄くすることができる。
【００３０】
本発明の実施形態では、様々なタイプの非晶質炭素が用いられ、例として、炭素含有水素、例えば、水素濃度が約５原子百分率〜約４０原子百分率、一般的には約２０原子百分率〜約３０原子百分率の非晶質水素化炭素を挙げることができる。さらに、本発明の実施形態は、窒素化炭素(nitrogenated carbon)と呼ばれることもある、窒素と水素との濃度比が通常５：２０〜３０：０であるである非晶質炭化窒素を含む。非晶質の水素−窒素化炭素(hydrogen-nitrogenated carbon)を利用してもよい。本発明は、メタルゲート電極と極薄のＥＯＴを備えたゲート酸化物を有しながらもリーク電流を生成させないトランジスタを有する半導体デバイスの生成を可能とする方法を提供する。本発明は、ゲート酸化物層上の保護層の濃度勾配のつけられたプロファイルを流れるＶｃを調整することができる。本発明は、様々なタイプの半導体デバイスの製造において、産業上の利用可能性を享受する。特に本発明は、サブミクロンのフィーチャを有し、さらに高駆動電流と最小のリーク電流とを示す半導体デバイスの製造に利用することができる。
【００３１】
これまでの説明において、本発明をさらに理解するように特定の材料、構造、化学物質、プロセスなどの様々な具体的な詳細を記載している。しかし、本発明は具体的に記載された詳細に頼らずに実行することができる。他の例では、必要以上に本発明を曖昧なものとしないように、周知の処理ならびに材料は詳細に記載していない。
【００３２】
本発明の好適な実施形態とほんの数例のその用途とを本発明において図示し、説明している。本発明は様々なほかの組合せならびに環境において利用することができ、さらに、本文において示した発明の概念の範囲において変更または修正可能であることを理解されたい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に従う方法におけるステップを示す概略図。

【図８】本発明の別の実施形態におけるステップを示す説明図。
【図９】本発明の別の実施形態におけるステップを示す説明図。
【図１０】本発明の別の実施形態におけるステップを示す説明図。

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【特許請求の範囲】
【請求項１】
基板（１０）と、
前記基板（１０）上のゲート誘電層（１２）と、
前記ゲート誘電層（１２）上の保護層（７０）と、
前記保護層（７０）上のメタルゲート電極（６０）と、を含む半導体デバイスであって、
前記保護層（７０）は前記ゲート誘電層（１２）と前記メタルゲート電極（６０）との間に濃度勾配がつけられた組成を有する、半導体デバイス。
【請求項２】
前記ゲート誘電層（１２）は酸化物を含み、かつ、
前記保護層（７０）は非晶質炭素層を含む、請求項１記載の半導体デバイス。
【請求項３】
前記非晶質炭素層（７０）は、メタルゲート電極（６０）から前記非晶質炭素層（７０）を通じて前記ゲート酸化物（１２）に向かうに従って濃度が低下している金属炭化物を含む、請求項２記載の半導体デバイス。
【請求項４】
前記金属は、タンタル、ニッケル、コバルトおよびモリブデンからなる群から選択され、さらに、
前記金属炭化物は、前記メタルゲート電極（６０）との界面における約８０原子百分率から、前記非晶質層（７０）を通じて、前記ゲート酸化物層（１２）との界面における約２０原子百分率にまで低下する、請求項３記載の半導体デバイス。
【請求項５】
前記非晶質炭素層（７０）は、酸素、シリコンおよび窒素からなる群から選択される少なくとも１つの素子を含む、請求項３記載の半導体デバイス。
【請求項６】
前記保護層（７０）の厚みは、約１０Å〜約５０Åである、請求項１記載の半導体デバイス。
【請求項７】
前記保護層（７０）は、
化学気相蒸着または原子層蒸着により非晶質炭素層を蒸着するステップと、
前記メタルゲート電極から前記非晶質炭素層（７０）へと金属が拡散するように加熱するステップであって、前記メタルゲート電極（６０）から、前記非晶質炭素層を通じて、最大濃度が５０原子百分率で、酸化物を含む前記ゲート電極層（１２）に向かうに従って濃度が低下している金属炭化物を形成するように前記加熱がなされるステップと、により形成される、請求項１記載の半導体デバイス。
【請求項８】
基板（１０）と、
前記基板（１０）上のゲート誘電層と、
前記ゲート誘電層（１０）上のメタルゲート電極（１００）と、を含み、
前記ゲート誘電層は、比誘電定数が４以上である酸化物（８２）を含む酸化物層と、前記基板（１０）と前記酸化物層の界面および前記メタルゲート電極（１００）と前記酸化物層の界面において高濃度のシリコンと、を含む半導体デバイス。
【請求項９】
前記ゲート誘電層は、
前記基板上に第１の多結晶シリコン層（８１）と、
前記第１の多結晶シリコン層（８１）上に前記酸化物層（８２）と、
前記酸化物層（８１）上と前記メタルゲート電極（１００）に隣接して第２多結晶シリコン層（８３）を含む、請求項９記載の半導体デバイス。
【請求項１０】
前記酸化物（８２）は比誘電定数が４以上であり、Ｔａ２Ｏ５、Ｈｆ２Ｏ３またはＨｆＳｉＯ３を含む、請求項１０記載の半導体デバイス。

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REPLACEMENT METAL GATE TRANSISTORS WITH REDUCED GATE OXIDE LEAKAGE

TECHNICAL FIELD
[01] The present invention relates to semiconductor devices comprising transistors with metal gate electrodes and reduced gate oxide leakage. The present invention is particularly applicable to high speed semiconductor devices having submicron design features.

BACKGROUND ART
[02] The integration of hundreds of millions of circuit elements, such as transistors, on a single integrated circuit necessitates further dramatic scaling down or micro-miniaturization of the physical dimensions of circuit elements, including interconnection structures. Micro-miniaturization has engendered a dramatic increase in transistor engineering complexity, such as the inclusion of graded well-doping, epitaxial wafers, halo implants, tip implants, lightly doped drain structures, multiple implants for source/drain regions, silicidation of gates and source/drains, and multiple sidewall spacers, for example.
[03] The drive for high performance requires high speed operation of microelectronic components requiring high drive currents in addition to low leakage, i.e., low off-state current, to reduce power consumption. Typically, the structural and doping parameters tending to provide a desired increase in drive current adversely impact leakage current.
[04] Metal gate electrodes have evolved for improving the drive current by reducing polysilicon depletion, and reducing processing temperature subsequent to metal gate formation. In order to implement replacement metal gate process flow, a dummy gate, such as polysilicon, is removed by dry/wet etching, followed by metal deposition.
[05] The relentless drive toward greater miniaturization requires a reduction in the feature size of transistors, including gate oxide layers for metal gate transistors. Such gate oxide layers must be reduced to achieve a very thin effective oxide thickness (EOT). This objective has been illusive in attempting to form gate oxides at thicknesses of about 15 A because of the leakage current.
[06] Accordingly, there exists a need for metal gate transistors having a gate oxide with a reduced EOT with reduced leakage current. There also exists a need for- methodology enabling the fabrication of semiconductor ?devices comprising metal gate transistors having a gate oxide with a reduced EOT without sacrificing device speed.

DISCLOSURE OF THE INVENTION
[07] An advantage of the present invention is a semiconductor device having a transistor with a metal gate electrode and a gate oxide having a reduced EOT and reduced leakage current.
[08] Another advantage of the present invention is a method of fabricating a semiconductor device -comprising a transistor with a metal gate electrode and a gate oxide having a reduced EOT and reduced leakage current.
[09] Addition advantages and other features of the present invention will be set forth in the description which follows and, in part, will become apparent to those having ordinary skill in the art upon examination of the following or may be learned from the practice of the present invention. The advantages of the present invention may be realized and obtained as particularly pointed out in the appended claims.

[?'?J'Λcofdirig '?o IHe 'preseht "?riventi?ri, the foregoing and other advantages are achieved in part by a semiconductor device comprising: a substrate; a gate dielectric layer on the substrate; a protective layer on the gate dielectric layer; and a metal gate electrode on the protective layer; wherein, the protective layer has a graded composition between the gate dielectric layer and the metal gate electrode.
[11] Embodiments of the present invention comprise metal gate transistors with a gate oxide, e.g., silicon oxide, and a protective layer thereon. Aspects of this embodiment include a protective layer comprising an amorphous carbon layer containing metal carbides, formed by diffusing metal from the gate electrode into the amorphous carbon layer, at a concentration up to about 50 at. %. Typically, the concentration of the metal carbides is about 80 at. % approximate the interface between the amorphous carbon layer and the metal gate electrode and decreases across the amorphous carbon layer to about 20 at. % at the interface with the gate oxide layer. Embodiments also include depositing an amorphous carbon layer containing at least one additional element, such as oxygen, silicon and/or nitrogen.
[12] Another aspect of the present invention is a semiconductor device comprising: a substrate; a gate dielectric layer on the substrate; and a metal gate electrode on the gate dielectric layer; wherein, the gate dielectric layer comprises an oxide layer containing an oxide having a dielectric constant (k) greater than 4, and silicon concentrated at interfaces of the oxide layer with the substrate and with the metal gate electrode.
[13] Embodiments include forming a gate dielectric layer comprising a layer of polycrystalline silicon on the substrate, the oxide layer containing the high dielectric constant oxide on the first polycrystalline silicon layer, and a second layer of polycrystalline silicon on the oxide layer and adjacent the metal gate electrode.
[14] Another aspect of the present invention is a method of fabricating a semiconductor device having a transistor with a metal gate electrode, the method comprising: forming a removable gate over a substrate with a gate dielectric layer therebetween; forming a dielectric layer over the substrate and exposing an upper surface of the removable gate; removing the removable gate leaving an opening in the dielectric layer defined at its bottom by the gate dielectric layer and. defined at its sides by exposed surfaces of the dielectric layer; forming a protective layer on the gate dielectric layer and lining the opening; and forming a metal gate electrode in the opening; wherein, the protective layer has a graded composition between the gate dielectric layer and the metal gate electrode.
[IS] Embodiments include depositing a layer of amorphous carbon by chemical vapor deposition (CVD) or atomic layer deposition (ALD), and heating to an elevated temperature to diffuse metal, e.g., cobalt, (Co), nickel (Ni), tantalum (Ta) or molybdenum (Mo), into the amorphous carbon layer to form the metal carbides decreasing in concentration from the metal gate electrode across the amorphous carbon layer to the gate dielectric layer.
[16] Additional advantages of the present invention will become readily apparent to those skilled in this art from the following detailed description, wherein embodiments of the present invention are described, simply by way of illustration of the best mode contemplated for carrying out the present invention. As will be realized, the present invention is capable of other and different embodiments, and its several details are capable of modification in various obvious respects, all without departing from the present invention. Accordingly, the drawings and description are to be regarded as illustrative in nature, and not as restrictive.

BRIEF DESCRIPTrONOF DRAWINGS"
[17] Figs. 1 through 7 schematically illustrate sequential phases of a method in accordance with an embodiment of the present invention.
[18] Figs. 8 through 12 represent sequential phases of another embodiment of the present invention.
[19]In Figs. 1 through 12, similar features are denoted by similar reference characters.

DESCRIPTION OF THE INVENTION
[20] The present invention address and solves problems attendant upon conventional practices relating to the formation of polysilicon gate electrodes, which problems stem from their high resistivity and, hence, slower operating speed. The present invention also addresses and solves problems attendant upon attempting to reduce the gate oxide thickness of replacement metal gate transistors, such as increased leakage current and reduced operating speed.
[21] The present invention addresses and solves such problems by providing metal gate transistors with, gate oxides having a reduced EOT without an increase in leakage, e.g., gate oxides having a thickness of less than 15A, such as a thickness of 5A to 12A, e.g., 10A, by techniques which include forming a protective layer on the gate oxide layer, which protective layer has a graded composition between the gate oxide layer and the gate electrode layer. The formation of a graded protective layer reduces stress between the gate electrode and the gate oxide layer, thereby reducing defects and, hence, reduces leakage current.
[22] In accordance with embodiments of the present invention, after removing a removable or "dummy" gate, such as a polycrystalline silicon gate, a layer of amorphous carbon is deposited on the exposed gate oxide and lining the opening created by removing the "dummy" gate. A metal layer, such as Ta, Ni, Co, Mo, is then deposed followed by chemical-mechanical polishing (CMP) to form the replacement metal gate. Subsequently, heating is conducted to diffuse metal from the metal gate electrode into the amorphous carbon layer to form metal carbides.
[23] Embodiments of the present invention include heating to a temperature of about 3000C to 6000C, e.g., 4000C, for about 30 seconds to about 5 minutes, under vacuum or is an appropriate atmosphere, such as argon, nitrogen, or a forming gas comprising about 4 vol. % hydrogen and about 96 vol. % nitrogen. During heating, metal from the gate electrode diffuses into the amorphous carbon layer and forms carbides, as in an amount up to about 50 at. %. The resulting structure of the protective layer is a graded composition containing a higher amount of metal carbides at the interface of the amorphous carbon layer with the gate electrode, decreasing across the amorphous carbon layer to the gate oxide layer. Embodiments of the present invention include heating to diffuse metal from the metal gate electrode into the amorphous carbon layer to form a graded composition comprising about 80 at. % metal carbide proximate the interface with the replacement metal gate electrode gradually decreasing across the amorphous carbon layer to a concentration of about 20 at. % proximate the interface with the gate oxide layer. Advantageously, the graded composition enhances compatibility between the gate oxide layer and metal gate electrode, thereby reducing stress and, hence, reducing defects resulting in a reduced leakage current and increased operating speed.
[24] In another embodiment of the present invention, the gate oxide layer is formed of a high dielectric constant material, e.g., a dielectric material having a dielectric constant (k) greater than or equal to 4, with 1 based upon a vacuum. Embodiments of the present invention include forming a gate dielectric layer from a dielectric material having a dielectric constant (k) of 4 to less than about 500, such as about 4 to less than about 40. Embodiments of the present invention also include forming the gate dielectric material from a high dielectric constant (k) material having a dielectric constant (k) of about 4 to about 30, e.g., about 4 to about 20. Suitable dielectric materials include Ta2O5, Hf2O3 and HfSiS3. In such embodiments it has been found advantageous to form the gate oxide layer with a high concentration of silicon at an interface between the gate oxide layer and the substrate and at the interface between the gate oxide layer and the replacement metal gate electrode. Other embodiments include forming a layer of polycrystalliiie silicon at the interface between the high dielectric constant gate oxide layer and substrate and a layer of polycrystalline silicon at the interface between the high dielectric constant gate oxide layer and the replacement metal gate electrode.
[25] An embodiment of the present invention is schematically illustrated in Figs. 1 through 7. Adverting to Fig. 1, a temporary replaceable or dummy gate 11, such as polysilicon, is formed over substrate 10 with a gate dielectric layer 12 therebetween, such as silicon oxide. Embodiments of the present invention also include depositing a high dielectric constant material for the gate dielectric layer 12, such as ZrO2, HfO2, Hf2O3, HfSiO3, InO2, LaO2, Ta2O3 and TaO2. Shallow source/drain extensions 13 are then formed. Subsequently, dielectric sidewall spacers 15, such as silicon oxide, silicon nitride or silicon oxynitride, are formed on removable gate 11. Ion implantation is then conducted to form deep source/drain regions 14, followed by silicidation to form metal suicide layer 16 on the exposed surfaces of the source/drain regions 13, such as nickel suicide by depositing a layer of Ni and then heating. Manipulative steps illustrated in Fig. 1 are implemented in a conventional manner. [26] Adverting to Fig. 2, a layer of dielectric material, such as silicon oxide, e.g., silicon oxide formed from tetraethyl orthosilicate (TEOS), is deposited followed by chemical mechanical polishing (CMP) forming dielectric layer 20. It should be understood that shallow source/drain extensions 13 and source/drain regions 14 are activated by high temperature thermal annealing, such as at a temperature of about 9000C and above, at the stage illustrated in Fig. 1 or alternatively, Fig. 2 or alternatively, even at the stage illustrated in Fig. 3 prior to depositing the replacement metal gate electrode.
[27] As illustrated in Fig. 3, replacement or dummy gate 11 is removed, as by etching, e.g., using a solution of hydrofluoric acid and nitric acid in acetic acid. In accordance with aspects of this embodiment, a layer of amorphous carbon. 40 is deposited lining the opening created by removing the dummy polysilicon gate 11, as ■schematically illustrated in Fig. 4. Embodiments of the present invention include depositing amorphous carbon layer 40 by CVD or ALD. Typically, the layer of amorphous carbon is deposited at a thickness up to about 5θA, such as about 10 to about 50 A, e.g., about 25 to 35A. Suitable results may be obtained by depositing amorphous carbon layer at about a thickness about 3θA.
[28] Subsequently, as illustrated in Fig. 5, a layer of conductive material 50, such as tantalum, nickel, cobalt and molybdenum is deposited, as by a physical vapor deposition technique. Embodiments of the present invention comprise depositing an initial layer of metal, such as tantalum, nickel, cobalt or molybdenum, and then depositing a layer of copper (Cu) or a Cu alloy. CMP is then implemented to planarize the upper surface of the deposited conductive material, thereby completing the metal gate 60 as illustrated in Fig. 6.
[29] In another embodiment of the present invention, the amorphous carbon layer is deposited by CVD and contains at least one element, such as oxygen, silicon and nitrogen. Embodiments include deposition by CVD using oxygen, silane (SiH4) and nitrogen. The inclusion of oxygen, silicon and/or nitrogen in the initial amorphous carbon layer further reduces stress and defects resulting from stress, thereby reducing leakage current.
[30] Subsequently, heating is typically implemented at a temperature of about 3000C to about 6000C, e.g., 4000C, for about 30 seconds to about 5 minutes, under vacuum or is an appropriate atmosphere such as, argon, nitrogen or a forming gas comprising about 4 vol. % hydrogen and about 96 vol. % nitrogen. During heating metal from the replacement metal gate diffuses into the amorphous carbon layer 40 forming carbides in a concentration gradually decreasing from the interface between amorphous current layer 40 and metal gate 60 across amorphous carbon layer 40 toward gate dielectric layer 12. The resulting structure is shown in Fig. 7 with element 70 representing the protective layer of amorphous carbon having metal carbides therein.
[31] Typically heating is conducted under conditions sufficient to form up to 50 at. % metal carbides. The metal carbide concentration typically ranges from about 80 at. % proximate the interface between protective layer 70 and metal gate electrode 60 gradually decreasing across the thickness of protective layer 70 to about 20 at. % proximate the interface between protective layer 70 and gate oxide layer 12. Protective layer 70 having a graded composition improves compatibility thereby decreasing stress and, hence, decreasing defects generated at the gate electrode/gate oxide interface. In this way, the EOT can be significantly reduced without an attendant disadvantageous increase in leakage current.
[32] Another embodiment of the present invention is schematically illustrated in Figs. 8 through 12. Adverting to Fig. 8, processing is implemented as in Figs. 1 through 3, Fig. 8 essentially corresponding to Fig. 3. At this point the gate oxide layer is removed as by employing a conventional hydrofluoric acid etch, resulting in the intermediate structure illustrated in Fig. 9. In this embodiment, a new gate oxide is formed which does not contain radiation damage due to plasma treatments to remove the polysilicon dummy gate or deposition of the placement metal gate. In accordance with aspects of this embodiment, a new gate dielectric is formed comprising a high dielectric constant material with silicon concentrated at the interface with the substrate and at the interface with the metal gate electrode, thereby forming a graded gate dielectric layer compatible with both the substrate and the metal gate and, hence, reducing stress and associated defects.
[33] After removing the original gate oxide 12, the graded high dielectric constant gate oxide is formed. Aspects of this embodiment include depositing an initial layer of polycrystalline silicon 81, shown in Fig. 10, depositing a high dielectric constant material 82 thereon, such as Ta2O5, Hf2O3, or HfSiO3, and then depositing another layer of polycrystalline silicon 83 on the high dielectric constant material 82. As shown in Fig. 11, a metal 90 is then deposited. Aspects of this embodiment include depositing an initial Ta layer followed by a layer of Cu or Cu alloy.
[34] CMP is then implemented resulting in the structure schematically illustrated in 12 comprising metal gate electrode 100. The graded composite gate dielectric layer comprising silicon concentrated at the interface with substrate 10 and at the interface with metal gate electrode 100 significantly reduces stress and, hence, reduces defects, thereby enabling a reduced EOT without increased leakage current.
[35] Embodiments of the present invention include the use of various types of amorphous carbon, such as carbon containing hydrogen, e.g., amorphous hydrogenated carbon having a hydrogen concentration of about 5 at. % to about 40 at. %, typically about 20 at. % to about 30 at. %. Embodiments of the present invention also include amorphous carbon nitride, sometimes referred to as nitrogenated carbon, generally having a nitrogen to hydrogen concentration ratio of about 5:20 to 30:0. Amorphous hydrogen-nitrogenated carbon may also be employed.

[3'6]?hβ present invention provides methodology enabling the fabrication of semiconductor devices having transistors with metal gate electrodes and gate oxides with ultra thin EOT while preventing the generation of leakage current. The present invention enables adjustment of V0 across the graded profile of the protective layer on the gate oxide layer.
[37] The present invention enjoys industrial applicability in the fabrication of various types of semiconductor devices. The present invention is particularly applicable in fabricating semiconductor devices having submicron features and exhibiting a high drive current and minimized leakage current.
[38] In the previous description, numerous specific details are set forth, such as specific materials, structures, chemicals, processes, etc., to provide a better understanding of the present invention. However, the present invention can be practiced without resorting to the details specifically set forth. In other instances, well known processing and materials have not been described in detail in order not to unnecessarily obscure the present invention.
[39] Only the preferred embodiment of the present invention and but a few examples of its versatility are shown and described in the present application. It is to be understood that the present invention is capable of use in various other combinations and environments, and is capable of changes or modifications within the scope of the inventive concept as expressed herein.

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WHAT IS CLAIMED IS:
1. A semiconductor device comprising:
a substrate (10);
a gate dielectric layer (12) on the substrate (10);
a protective layer (70) on the gate dielectric layer (12); and
a metal gate electrode (60) on the protective layer (70); wherein,
the protective layer (70) has a graded composition between the gate dielectric layer (12) and the metal gate electrode (60).

2. The semiconductor device according to claim 1, wherein:
the gate dielectric layer (12) comprises an oxide; and
the protective layer (70) comprises an amorphous carbon layer.

3. The semiconductor device according to claim 2, wherein the amorphous carbon layer (70) contains metal carbides decreasing in concentration from the metal gate electrode (60) across the amorphous carbon layer (70) to the gate oxide (12).

4. The semiconductor device according to claim 3, wherein:
the metal is selected from the group consisting of tantalum, nickel, cobalt and molybdenum; and
the metal carbides decrease from about 80 at. % at an interface with the metal gate electrode (60) across the amorphous carbon layer (70) to about 20 at. % at an interface with the gate oxide layer (12).

5. The semiconductor device according to claim 3, wherein the amorphous carbon layer (70) contains at least one element selected from the group consisting of oxygen, silicon and nitrogen.

6. The semiconductor device according to claim 1, wherein the protective layer (70) has a thickness of about IOA to about 5θA.

7. The semiconductor device according to claim 1, wherein the protective layer (70) is formed by:
depositing a layer of amorphous carbon by chemical vapor deposition or atomic layer deposition; and heating to diffuse metal from the metal gate electrode into the layer of amorphous carbon (70) to form up to 50 at. % metal carbides decreasing in concentration from the metal gate electrode (60) across the amorphous carbon layer to the gate dielectric layer (12), wherein the gate dielectric layer (12) comprises an oxide.

8. A semiconductor device comprising:
a substrate (10);
a gate dielectric layer on the substrate (10); and a metal gate electrode (100) on tt?e gate dielectric layer (10); wherein,
the gate dielectric layer comprises an oxide layer containing an oxide (82) having a dielectric constant (k) greater than 4, and silicon concentrated at interfaces of the oxide layer with the substrate (10) and with the metal gate electrode (100).

9. The semiconductor device according to claim 9, wherein the gate dielectric layer comprises:
a first layer of polycrystalline silicon (81) on the substrate;
the oxide layer (82) on the first layer of polycrystalline silicon (81); and
a second layer of polycrystalline silicon (83) on the oxide layer (81)and adjacent the metal gate electrode (100).

10. The semiconductor device according to claim 10, wherein the oxide (82) having a dielectric constant (k) greater than 4 comprises Ta2O5, Hf2O3 or HfSiO3.


【特表2009-515363】
ＷＯ２００７／０５６０９３
より引用

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体合金を含む接合ダイオードに関する。
【背景技術】
【０００２】
関連出願
本願は、本願明細書において参照により援用されている２００７年６月１９日に出願された米国特許出願第１１／７６５，２５４号（特許文献１）の利益を主張する。本願は、本願明細書において参照により援用されている２００７年６月１９日に出願されたHernerの「Highly Scalable Thin Film Transistor」という米国特許出願第１１／７６５，２６９号（特許文献２）に関連する。
【０００３】
本願明細書において参照により援用されている２００２年１２月１９日に出願されたHernerの「Improved Method for Making High Density Nonvolatile Memory」という米国特許出願第１０／３２６，４７０号（特許文献３）のものなどのいくつかの装置は、垂直指向半導体接合ダイオードを採用している。ドーパントのタイプおよびレベルはダイオード全体にわたって変えられ得るけれども、ダイオード全体は単一の半導体または半導体合金から形成される。
本願は、装置性能を改善するために接合ダイオードを調製する他の方法を追及する。一般的に、シリコン−ゲルマニウムダイオードは特許文献３において教示されている同等のシリコンダイオードより高い順方向電流および逆方向電流を提供することができる。逆方向電流を最少にし、順方向電流を最大にすることが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第１１／７６５，２５４号
【特許文献２】米国特許出願第１１／７６５，２６９号
【特許文献３】米国特許出願第１０／３２６，４７０号
【特許文献４】米国特許第６，９４６，７１９号
【特許文献５】米国特許第７，２２４，０１３号
【特許文献６】米国特許出願第１０／９５５，５４９号
【特許文献７】米国特許出願第１１／１４８，５３０号
【特許文献８】米国特許第５，９１５，１６７号
【発明の概要】
【０００５】
本発明は添付の特許請求の範囲により定義され、このセクションの中のいずれのものも、この特許請求の範囲に対する限定と解されるべきではない。一般的に、本発明は、シリコン−ゲルマニウム合金から形成されるアモルファス膜をアニーリングする方法に向けられている。より具体的には、本発明は、Ｓｉ1-x Ｇｅx のＰＩＮダイオードを作る方法に向けられている。このようなダイオードは、メモリセルにおいて、例えばモノリシックな３次元メモリアレイにおいて使用され得る。
【０００６】
本発明の第１の態様は、接合ダイオードを形成する方法を規定し、この方法は、ａ）シリコンおよびゲルマニウムのアモルファス合金を含む半導体の支柱を形成するステップと、ｂ）支柱を少なくとも３０分間にわたって第１の温度で加熱するステップと、ｃ）支柱を第１の温度より高い第２の温度で約１２０秒間またはそれ未満にわたって加熱するステップとを含む。
本発明の一実施形態は、モノリシックな３次元メモリアレイを形成する方法を規定し、この方法は、ａ）０．０１と０．９９との間にあるｘを有するＳｉ1-x Ｇｅx を含む半導体の支柱を形成するステップと、ｂ）支柱を約４３０℃から約７００℃までの第１の温度で約６０分間〜約２４時間にわたって加熱するステップと、ｃ）支柱を約５５０℃から約８５０℃までの第２の温度で約１２０秒間までにわたって加熱するステップとを含み、モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、この第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む。
【０００７】
本発明の他の１つの態様は、ＰＩＮダイオードを形成する方法を規定し、この方法は、次の連続するステップ、すなわち、ａ）始めに、シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、ｂ）その後に支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、ｃ）その後に支柱を第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップとを含む。
本発明の他の１つの実施形態は、モノリシックな３次元メモリアレイを形成する方法を規定し、この方法は、ａ）シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、ｂ）支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、ｃ）支柱を合金の第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップとを含み、そのモノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、この第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む。
【０００８】
本願明細書に記載された本発明の態様および実施形態の各々は、単独であるいは互いに組み合わされて使用され得る。
次に、添付図面を参照して好ましい態様および実施形態が記述される。
【図面の簡単な説明】
【０００９】
【図１】頂部導体および底部導体の間に配置された垂直指向接合ダイオードを含むメモリセルの透視図である。
【図２Ａ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｂ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｃ】接合ダイオードのための可能な電気的構成の横断面図である。
【図２Ｄ】接合ダイオードのための可能な電気的構成の横断面図である。
【図３】接合ダイオードの部分の横断面図である。
【図４Ａ】本発明に従うメモリセルの形成を示す横断面図である。
【図４Ｂ】本発明に従うメモリセルの形成を示す横断面図である。
【図５】Ｓｉ1-x Ｇｅx 合金の堆積中の結晶化遷移温度を示すグラフである。
【図６】単一のアニーリングでアモルファスＳｉ1-x Ｇｅx 合金を結晶化させるために必要なアニーリング時間および温度を示すグラフである。
【図７】単一のアニーリング手続きと比較された、本発明のアニーリングシーケンスについての逆方向電流対電圧データを示すチャートである。
【図８】本発明のアニーリングシーケンスを利用するメモリセルにおける電流、および単一のアニーリング手続きだけを利用するメモリセルにおける電流を示す確率プロットである。
【発明を実施するための形態】
【００１０】
例えば、特許文献３に記載されているモノリシックな３次元メモリアレイなどにおいてメモリセルを形成するために、例えばＰＮダイオードまたはＰＩＮダイオードなどの半導体接合ダイオードは誘電体アンチヒューズ層とペアにされている。
「接合ダイオード」という用語は、本願明細書において、１方向には他方の方向よりも容易に電流を伝導するという特性を有し、２つの端子電極を有し、１電極ではｐ型で他方ではｎ型である半導体材料から作られている半導体装置を指すために使用される。例として、接触しているｐ型半導体材料およびｎ型半導体材料を有するＰＮダイオードと、真性（ドープされていない）半導体材料がｐ型半導体材料およびｎ型半導体材料の間に挟まれているＰＩＮダイオードとが含まれる。
【００１１】
本願の１つの好ましいメモリセルは導体と導体との間に配置された垂直指向接合ダイオードを含み、ある実施形態ではセルは接合ダイオードと導体のうちの１つとの間に挟まれた誘電体アンチヒューズ層をさらに有する。本願に従うメモリセル２が図１に示されている。第１の導体２０は、好ましくは、窒化チタン層４とタングステン層６とを含む。接合ダイオード３０は、オプションの窒化チタン障壁層８上に形成されていて、第１の伝導型の強くドープされた半導体層１０と、ドープされていない半導体材料または軽くドープされた半導体材料である層１２と、第２の伝導型の強くドープされた半導体層１４とを含む。薄い二酸化ケイ素アンチヒューズ層１６が接合ダイオード３０の頂部に形成され得る。第２の導体４０は好ましくは窒化チタン層１８とタングステン層２２とを含む。
メモリセル２は、アンチヒューズ層１６が無傷であるときにはプログラムされない。セルをプログラムするためには、アンチヒューズ材料の絶縁破壊を引き起こすのに充分な電圧がアンチヒューズ層１６を横断して印加される。プログラムされていないセルとプログラムされたセルとの間での電流差を最大にするのが有利である。
【００１２】
一般的に、本願のダイオードは、図２Ａ〜２Ｄにおいて描かれている４つの基本的な構成のうちの１つを取ることができる。頂部領域と底部領域とは常に強くドープされていて反対の伝導型を有し、底部領域がＮ＋で頂部領域がＰ＋であるか、あるいは底部領域がＰ＋で頂部領域がＮ＋である。これらの強くドープされた領域は、隣接する導体に良好なオーム接触を提供する。
中間の軽くドープされた領域あるいは真性の領域は、頂部および底部の強くドープされた領域の間に挟まれてそれらの領域と接触している。この領域は、たとえ意図的ドーピングなしで堆積させられたときにも、おそらくは汚染物質または欠陥に起因して、常にあたかも僅かにｎ型またはｐ型であるかのように振る舞う。
ドーパントの型と濃度とにより決まる４つの電気的構成は、底部でＰ＋、中央でＮ−、頂部でＮ＋（図２Ａに示されている）；底部でＰ＋、中央でＰ−、頂部でＮ＋（図２Ｂに示されている）；底部でＮ＋、中央でＮ−、頂部でＰ＋（図２Ｃに示されている）；および底部でＮ＋、中央でＰ−、頂部でＰ＋（図２Ｄに示されている）である。
【００１３】
同じダイオードの変形例が、特許文献３と、本願明細書において参照により援用されているPetti らの「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」という米国特許第６，９４６，７１９号（特許文献４）とに記載されている。特許文献３と特許文献４とでは変化のある専門用語が使用され、底部でＰ＋、中央でＮ−、そして頂部でＮ＋であるダイオードが、Ｎ＋オーム接触を有するＰ＋Ｎ−ダイオードとしてまたはＰＩＮダイオード（Ｎ−部分が意図的にドーピングなしで堆積させられている）として記述され得る。ダイオードは同じものであって、違いは純粋に語義上の違いである。「接合ダイオード」という用語は包括的であるべく意図されている。
【００１４】
本願では、シリコン−ゲルマニウム合金がダイオードの３つの領域の全てを形成する。シリコンのゲルマニウムに対する比は、ダイオード全体にわたって一定であることができ、あるいは異なる部分で異なり得る。担体移動度はシリコンよりもゲルマニウムのほうが高い。従って、順方向電流は、同じ電位では、そのようなゲルマニウム合金が使用されるときのほうが大きい。シリコン−ゲルマニウム合金は本願の主題である。
シリコンとゲルマニウムとは完全に混和性であり、どのような割合でも混合され得る。結果として生じる合金の導電特性は純粋なシリコンのものと純粋なゲルマニウムのものとの間にありがちであり、従って、８０原子パーセント（ａｔ％）シリコンおよび２０ａｔ％ＧｅであるＳｉ0.8 Ｇｅ0.2 合金は、純粋なシリコンより幾分高い担体移動度を有する。例えば、Ｓｉ0.5 Ｇｅ0.5 までゲルマニウム含有量を増やせば、担体移動度はさらに改善するけれども、純粋なゲルマニウムのものにはなお及ばない。
【００１５】
半導体の導電率を高めるために、半導体装置に使用される半導体にｎ型およびｐ型のドーパントが通例加えられる。ゲルマニウムを使用するときの付加的な難点は、シリコンに比してゲルマニウムではｎ型ドーパント（例えば、燐）の拡散係数が比較的に高いことである。図３に転じて、例えば軽くドープされたあるいは真性の領域などの、異なるドーパント濃度を有する領域７２に隣接する強くドープされたｎ型領域７０を有するゲルマニウム内にダイオードが形成されるならば、次に高温にさらすと、強くドープされた領域７０内のドーパントが軽くドープされた領域７２の中に拡散して、望ましいドーピング濃度差を実際上緩和して装置をだめにしてしまう危険がある。
【００１６】
ダイオードを形成するために使用されるときに、シリコンとゲルマニウムとの合金は、シリコンより大きな順方向電流および逆方向電流を提供することができる。逆方向電流を最小にし、順方向電流を最大にすることが望ましい。しかし、ダイオードがシリコン−ゲルマニウム合金から形成されるときに逆バイアス下でダイオードを横断するより大きなリーク電流は望ましくない。本発明の２ステップのアニーリングシーケンスは、説明するように、逆バイアス下での逆リーク電流を最小にし、Ｓｉ1-x Ｇｅx ダイオードの順方向電流を最大にするということが見出されている。
【００１７】
本発明のいくつかの実施形態の例が与えられる。材料、プロセスステップおよび寸法に関する詳細な情報が提供されるけれども、結果が本発明の範囲に属する一方でそれらの詳細な情報の多くが改変、追加、あるいは省略され得るということは当業者にとって明らかである。
【００１８】
図解により記載される方法および詳細な情報のいくつかは、特許文献３により充分に記載されている。本願明細書において参照により援用されているHernerらの「Junction Diode Comprising Varying Semiconductor Compositions」という米国特許第７，２２４，０１３号（特許文献５）にも有益な情報が見出される。簡略化のために、特許文献３および特許文献５の詳細な情報の全てを本願明細書では再現しないけれども、これらの特許出願のどの教示も除外されるべく意図されてはいない。
【００１９】
図４Ａに転じて、特許文献３の場合と同じくメモリレベルの形成が始まる。製造は適切な基板（例えば、単結晶シリコン基板）上で始まり、通例、基板の上に誘電体層が形成される。基板および誘電体層は示されていない。ページを横断して伸びて示されている、実質的に平行な導体を形成するために、窒化チタン層２４およびタングステン層２６が堆積させられ、次にパターン化されエッチングされる。導体の間および上に誘電体充填材（図示せず）が堆積させられ、次に、導体のうちのタングステン２６を露出させるために、例えば化学的機械的研磨（ＣＭＰ）またはエッチバックによって平坦化される。
好ましくは窒化チタンの薄い障壁層２８が導体および充填材の隣に任意に形成される。この障壁層は、導体のうちのタングステンと、それより上に堆積させられるべき半導体との間の反応を阻止する。
【００２０】
次に、結局は垂直指向支柱状ダイオードを形成するアモルファス半導体材料が堆積させられる。前述したように、このダイオードは４つの電気的構成のうちの１つをとることができる。簡略化のために、本願明細書では１つだけ、すなわち底部でｎ＋、中央で真性、頂部でｐ＋のものだけを論じる。堆積条件により、いくつかの実施形態では、真性のシリコン−ゲルマニウムは、あたかも軽くｎドープされているかのように振る舞うことがある。適切なドーパント型および濃度を選ぶことによって４つの電気的構成のいずれをも作り得ることが理解される。一般的に、ｐ型ドーパントは結晶化を強める。本発明では、膜が軽くｎ型またはｐ型に、あるいは強くｎ型にドープされるときに、アモルファス半導体膜を堆積させるのに充分に低い堆積温度が選択される。強くｐ型にその場で(in situ) ドープされたシリコン、シリコン−ゲルマニウム、あるいはゲルマニウムは、たとえ低堆積温度でも、堆積時に多結晶質でありがちである。アモルファス状態に堆積される半導体膜は、結晶化を完成させるために、その後に熱的アニーリングを必要とする。この例では、本発明におけるシリコン−ゲルマニウムの第１の層は、アンチモン、ヒ素、または燐などのｎ型ドーパントでドープされる。
【００２１】
この例では、堆積時に完全にあるいは圧倒的にアモルファスであるｎ型シリコン−ゲルマニウム層を形成するために、約１００〜約８００オングストローム、例えば約２００オングストロームの、燐でその場でドープされたＳｉ0.8 Ｇｅ0.2 の第１の層３２が堆積させられる。この第１の層３２は、約１×１０19〜約２×１０21原子／ｃｍ3 、好ましくは約８×１０20原子／ｃｍ3 のドーパント濃度で、好ましくは強くドープされる。例えば、シリコンを提供するためにＳｉＨ4 、Ｓｉ2 Ｈ6 またはジクロロシラン、またゲルマニウムを提供するためにＧｅＨ4 などのシリコン原子およびゲルマニウム原子を提供するために任意の在来のソースガスが流され得る。一般的に、Ｓｉ1-x Ｇｅx 層を調製するときに、正確な組成は、堆積温度およびソースガス濃度の関数である。従って、ＧｅＨ4 ／（ＳｉＨ4 ＋ＧｅＨ4 ）比（１例において）は０．０２から０．５までに及ぶことができ、ソースガスは、本願明細書で論じられる温度範囲で流され得る。当業者は、異なる長さの時間にわたる異なる温度での異なる流量および組成が、成長させられてアニーリングされる層の厚さおよび組成に影響を及ぼすであろうことを認める。層３２をドーピングなしで堆積させることも可能であり、その場合には、それは望みどおりにアモルファスであり、その後にイオン注入によってドープされる。
【００２２】
次に、層３４を形成するために約３，３００オングストロームの真性Ｓｉ0.8 Ｇｅ0.2 が堆積させられる。ダイオードのこの領域は、添加ドーパントなしで堆積させられ、一般的にはあたかも僅かにｎ型であるかのように振る舞う。所望ならば、この領域はｎ型ドーパントで軽くドープされ得る。この例ではＳｉＨ4 およびＧｅＨ4 がソースガスとして使用されるけれども、ゲルマニウム原子を提供するために任意の在来のソースガスが流され得る。
その後の平坦化ステップによって約６００オングストロームまでのシリコン−ゲルマニウムが除去される。
結果は、Ｓｉ0.8 Ｇｅ0.2 スタックである。層３４および３２を含むこのスタックは、ギャップにより分離されて等間隔を置く複数の実質的に垂直の支柱を形成するために在来のフォトリソグラフィ手法およびエッチング手法を用いてパターン化されエッチングされる。各支柱は、実質的に、下にある導体の上に配置される。ある程度の位置ずれは黙許され得る。
【００２３】
支柱同士の間のギャップは、支柱の間および上に堆積させられる誘電体材料３８で埋められる。支柱の頂部を露出させるために、例えばＣＭＰまたはエッチバックによる平坦化が実行される。支柱の頂部のシリコンを強くドープして、約１００〜約８００オングストロームの厚さ、例えば約２００オングストロームの厚さであり得る強くドープされた領域３６を作るために、平坦化後にp型ドーパントでイオン注入が実行される。他の実施形態では、支柱の頂部領域は、注入によってドープされる代わりに堆積中にp型ドーパントでその場でドープされ得る。図４Ａは、この時点での構造を示す。
【００２４】
共に参照により援用されている、２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献６）、および２００５年１月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献７）に記載されているように、今記載されたばかりの半導体ダイオードは、初期高インピーダンス状態の半導体材料から形成される。プログラミング電圧にさらされたときに、ダイオードの半導体材料は低インピーダンス状態に転換される。
【００２５】
ダイオードのシリコン−ゲルマニウムは、結晶化後に形成されたときには、実質的に伝導性ではなく、その後のプログラミングパルスによって低インピーダンス状態に転換される。半導体材料における高インピーダンス状態から低インピーダンス状態へのこの変化は、メモリセルの基礎として役立つことができ、従って誘電体破壊(dielectric rupture)アンチヒューズ層の形成は任意である。底部導体と、なお形成されるべき頂部導体との間へのプログラミング電圧の印加は、アンチヒューズ層（存在するならば）の誘電体破壊を引き起こし、ダイオードの多結晶シリコン−ゲルマニウムを低インピーダンス状態に転換させる。
【００２６】
アンチヒューズが形成されるべきであるならば、この段階で、好ましくはダイオードの領域３２，３４，および３６のシリコン−ゲルマニウムの結晶化を避けるために充分に低い温度での堆積により、形成されるべきである。誘電体破壊アンチヒューズ層は、ＨｆＯ2層などの、堆積された誘電体であり得る。例えば、ＨｆＯ2 は３００℃で堆積させられることができ、それは全ての層をアモルファス状態に保つと共にドーパント拡散を制限し、これにより、ドープされていない領域３４の厚さを維持すると共に逆方向リークを制限する。あるいは、ダイオードを構成するシリコン−ゲルマニウムの堆積の前に、より高い誘電体アンチヒューズ膜が堆積させられる。
図４Ｂに続いて、粘着層４８が堆積させられ、好ましくは２００オングストロームの伝導性材料（例えば、窒化チタン）である。窒化チタンの代わりに窒化タンタル、窒化タングステン、タンタル、またはチタンタングステン(titanium tungsten) が使用され得る。図４Ｂにおいて、オプションの誘電体破壊アンチヒューズ層は示されていない。
【００２７】
適切な厚さ、例えば約１，７００オングストロームのタングステン５０が窒化チタン層４８の上に堆積させられ、その後にタングステン層および窒化チタン層は、実質的に平行で等間隔を置く第２の導体を形成するために、パターン化されエッチングされる。第２の導体は、好ましくは第１の導体に対して実質的に垂直である。接合ダイオードは、好ましくは、それより下の第１の導体およびそれより上の第２の導体の垂直射影の交点に整列させられるが、ある程度の位置ずれは黙許され得る。
【００２８】
第１の（底部）導体、接合ダイオード、および第２の（頂部）導体は第１のメモリレベルを形成する。他の１つのメモリレベルが、この第１のメモリレベルより上にモノリシック的に形成され得る。第２のレベルの接合ダイオードが、例えば第２の導体上に形成され得る。第２のメモリレベルを完成させるために、第２のレベルの接合ダイオードの上に第３の導体が形成され得る。第３の導体は、好ましくは、第１の導体と実質的に同じ方向に伸びる。第２の導体は、第１のメモリレベルの頂部導体として、また第２のメモリレベルの底部導体として作用する。追加のメモリレベルを形成するための製造が採用され得る。
【００２９】
あるいは、他の実施形態では、導体は共有されなくてもよくて、レベル間誘電体が、隣り合うメモリレベル同士を分離することができる。
今記載されたばかりの例では、層３２，３４，および３６のシリコン−ゲルマニウムは実質的にアモルファスに堆積させられ、それを結晶化させるために、より高い温度でアニーリングされなければならない。その結晶化アニーリングは、好ましくは、全てのメモリレベルの製造が完了した後に行われる。
【００３０】
高温アニーリングは、望ましくないドーパント拡散と、加熱され冷却されるときに似ていない材料の、差のある膨張および収縮によって引き起こされる例えば金属または二酸化ケイ素層またはエレメントの剥離とを含む残念な副作用を有することがあり得る。ゲルマニウムまたはシリコン−ゲルマニウム合金領域は、シリコンだけの領域より低い温度で結晶化する。これは図５にグラフ式に示され、ここでシリコン−ゲルマニウム層の堆積時の、アモルファス（ｏ）から部分的結晶質（×）への遷移温度が、Ｓｉ1-x Ｇｅx のゲルマニウム含有量が増大するときに低下するように示されている。図６は、所与の時間にわたってアモルファスＳｉ1-x Ｇｅx の全装置の完全な結晶化を達成するためにアニーリングするときに必要とされる温度が、ゲルマニウム含有量が増大するときに低下することを示している。従って、シリコン−ゲルマニウム合金のゲルマニウム含有量を増やせば、合金の結晶化が生じる温度が低下するということが分かる。しかし、また、ゲルマニウムを加えれば、通例、順方向バイアスおよび逆方向バイアスの両方のもとでダイオードを通る電流が増える。
【００３１】
メモリセルのためには、プログラム済み電流と未プログラム電流との差を最大にすることが好ましい。そのような差は、セルのプログラム済み状態および未プログラム状態を確実に識別可能にすることを可能にすると共に、製造および動作におけるバラツキのためのなるべく広いマージンを提供するのに役立つ。明らかに、プログラム済み電流と未プログラム電流とのより大きな差は、セルの状態の確実な検知を容易にする。大きなアレイをプログラムするときに必要とされる電流を最少にするために、これらのメモリセルのために低い逆方向バイアスリークを有することも非常に望ましい。
【００３２】
本発明の種々の態様は、１ステップのアニーリングに比して逆方向バイアス時の電流が低減するという結果をもたらす２ステップのアニーリングプロセスに配慮している。ＰＩＮダイオードのシリコン−ゲルマニウムはアモルファス状態で堆積させられ、その後にこの２ステップのアニーリングプロセスによって結晶化させられる。ＰＩＮダイオードは第１のより低い温度により長い時間にわたってさらされ、その後により高い温度で短時間にわたって加熱される。１ステップまたは２ステップ結晶化アニーリングを受けた垂直ＳｉＧｅダイオードについての電流電圧曲線が図７に示されている。２ステップアニーリングでアニーリングされたダイオードは、１ステップアニーリング（曲線Ｃ）に比してより低い逆方向電流およびより高い順方向電流（曲線Ｄ）を有するように示されている。Ｃのアニーリングシーケンス（１ステップアニーリング）およびＤ（２ステップアニーリング）を比べて、結果として生じる電流リークが図７において最少化され、順方向電流が最大化されるように示されている。負電圧では（ダイオードは逆方向バイアス下にある）望ましくない逆方向電流Ｄは、本発明の２ステップアニーリングにより結晶化させられたダイオードについてはより低い一方で、正電圧では（ダイオードは順方向バイアス下にある）順方向電流Ｄは２ステップアニーリングにより結晶化させられたダイオードについてはより高いということが分かる。
【００３３】
どの１つの理論にも束縛されたくはないけれども、２ステップアニーリングの第１のアニーリングは、より長時間の、より低い温度での炉アニーリングであって、アモルファスのシリコン−ゲルマニウムをゆっくり結晶化させると考えられる。その結果は、急速結晶化に比して、より大きなシリコン−ゲルマニウム結晶粒である。低速結晶化アニーリングは、核生成サイトがより少なくなるので、核となる粒子は隣の粒子と接触する前により大きく成長することができるという結果をもたらす。粒子境界はダイオードの逆方向リークを増大させ得る欠陥サイトであるので、より大きな粒子のほうがよい。第２のアニーリングは、より短い時間の、より高い温度での炉アニーリングであって、公知の電気的に活性の欠陥であるマイクロツイン(microtwin) などの内部粒子欠陥の密度を減少させる。この２ステップアニーリングは、逆方向リークの２つの誘因、すなわち、ダイオードの逆方向リークを増大させる可能性のある粒子境界と粒子内欠陥とを最小にし、これにより大きな順方向電流を維持しながら逆方向リークを減少させるはずである。
【００３４】
Ｓｉ0.8 Ｇｅ0.2 の支柱から作られた多くのアモルファスダイオードが種々の結晶化アニーリングにさらされ、−６．５ボルトでの逆方向電流と＋２ボルトでの順方向電流とが測定された。図８は、これらの測定値の確率プロットである。サンプル１，２，および３に対して次のアニーリング条件が用いられた。

逆方向電流 順方向電流 アニーリング条件
１． Ｈ Ｅ ７００℃で６０秒間
２． Ｉ Ｆ ６７０℃で６０分間
３． Ｊ Ｇ ６７０℃で６０分間および
８００℃で１５秒間
【００３５】
図８は、２ボルトの読み出し電圧が印加されたときのプログラム済みダイオードについてプロットＥ，Ｆ，およびＧでサンプル１，２，および３について順方向電流を描き、同じ３つのサンプルについて逆方向電流がプロットＨ，Ｉ，およびＪで示されている。見て分かるように、順方向および逆方向の電流の差はサンプル３、すなわち２ステップアニーリングにさらされたダイオードについて最大にされる。図８により示されるように、１ステップアニーリングに比して２ステップアニーリングで逆方向電流は最少にされ順方向電流は最大にされる。
【００３６】
本発明のアニーリングの方法では、Ｓｉ1-x Ｇｅx （ｘは０．０１と０．９９との間にある）の支柱のための初期加熱ステップは、約３５０℃から約６２５℃までで少なくとも３０分間から４８時間までの時間にわたるべきであり、好ましくは１〜２４時間、そして最も好ましくは１時間で５５０℃〜７００℃または２４時間で４５０℃〜６００℃であるべきである。第２の加熱ステップは、約５５０℃から約８５０℃までで、好ましくは約１２０秒間までの時間、好ましくは１秒間〜３０秒間にわたるべきであり、例えば６５０℃〜７５０℃で１０秒間あるいは７００℃〜９００℃で１５秒間であるべきである。好ましいシリコン−ゲルマニウム合金はＳｉ1-x Ｇｅx であり、ここでｘは約０．０１と約０．９９との間に、好ましくは約０．１と約０．５との間にあり、例えばｘは約０．２または約０．４であり得る。
【００３７】
本発明の広さを示すために、Ｓｉ1-x Ｇｅx （ｘ＝０．０１→０．９９）の支柱の組成の好ましい範囲と、各々のための好ましいアニーリングシーケンスとを示す次の例が提示される。



【００３８】
この表において前に記載されたアニーリングシーケンスは、より低い温度で割合に長い時間にわたって、すなわちシリコン−ゲルマニウム合金組成に応じて１時間から２４時間まで３５０℃から７００℃までの温度で加熱する第１のステップを含むシーケンスでシリコン−ゲルマニウムダイオードを加熱するように見られ得る。この表で提示された特定のアニーリングシーケンスは単なる例に過ぎない。
第２のステップにおいて、シリコン−ゲルマニウムはより高い温度で割合に短い時間にわたって、すなわち、シリコン−ゲルマニウム合金組成に応じて１０〜１２０秒間、５５０℃から９００℃までの温度でアニーリングされる。
ｘが０．０１と０．３との間にある組成Ｓｉ1-x Ｇｅx を有するダイオードのために１つの加熱シーケンスが好ましく、その加熱シーケンスは、第１のステップとしての２４時間にわたる４８０℃〜５６０℃または１時間にわたる５６５℃〜６７５℃と、第２のステップとしての１０〜１２０秒間にわたる７００℃〜８５０℃とである。
【００３９】
一実施形態では、組成Ｓｉ0.8 Ｇｅ0.2 を有する支柱が６００℃で１時間にわたって、または５００°〜５４０°で２４時間にわたって、そしてその後に７５０℃で１０〜１２０秒間にわたってアニーリングされる。
この２ステップ加熱およびアニーリングシーケンスで、出願人は、単一のアニーリングステップに比して順方向電流を最大にし、また逆方向電流を最少にした。３次元アレイのメモリレベルの全ての製造が完了した後にこの２ステップアニーリングシーケンスが実行されるのであれば、どの製造ステップも、使用されるシリコン−ゲルマニウム合金の結晶化温度より高くなる温度では行われないように、確実に配慮しなければならない。
【００４０】
モノリシックな３次元メモリアレイは、ウェハなどの単一の基板の上に複数のメモリレベルが、介在する基板なしに、形成されるものである。１つのメモリレベルを形成する層は、現存する１つまたは複数のレベルの層の直ぐ上に堆積または成長させられる。対照的に、積層されたメモリは、例えばLeedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）の場合のように、メモリレベルを別々の基板上に形成してそれらのメモリレベルを互いの上に接着することによって構築されている。基板は接着の前に薄くされるかあるいはメモリレベルから除去されるけれども、メモリレベルは初めは別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００４１】
基板より上に形成されるモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを含む。このようなマルチレベルアレイでは３，４，８，または実際には任意の数のメモリレベルが基板より上に形成され得る。
【００４２】
前の詳しい記述は、本発明がとることのできる多くの形のうちのほんのいくつかを記述しているに過ぎない。この理由から、この詳しい記述は実例として意図されているのであって、限定として意図されているのではない。本発明の範囲を定めるべく意図されているのは、全ての同等物を含む添付の特許請求の範囲である。

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【特許請求の範囲】
【請求項１】
接合ダイオードを形成する方法であって、
ａ）シリコンおよびゲルマニウムのアモルファス合金を含む半導体の支柱を形成するステップと、
ｂ）前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）前記支柱を、前記第１の温度より高い第２の温度で、約１２０秒またはそれ未満にわたって加熱するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項３】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、約６７５℃〜約７００℃の温度で行われる方法。
【請求項４】
請求項１記載の方法において、
前記支柱を第１の温度で加熱するステップは、約６７０℃で約６０分間にわたる方法。
【請求項５】
請求項１記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５５０℃〜約８５０℃の温度で約１２０秒間までにわたって行われる方法。
【請求項６】
請求項１記載の方法において、
前記支柱を第２の温度で加熱するステップは、約８００℃で約１０〜約１２０秒間にわたって行われる方法。
【請求項７】
請求項１記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx を含み、ここでｘは０．０１と０．９９との間にある方法。
【請求項８】
請求項１記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは約２．０である方法。
【請求項９】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）ｘが０．０１と０．９９との間にあるＳｉ1-x Ｇｅx を含む半導体の支柱を形成するステップと、
ｂ）前記支柱を約４３０℃から約７００℃までの第１の温度で約６０分間〜約２４時間にわたって加熱するステップと、その後に
ｃ）前記支柱を約５５０℃から約８５０℃までの第２の温度で約１２０秒間までにわたって加熱するステップと、を含み、
前記モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、前記第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む方法。
【請求項１０】
請求項９記載の方法において、
前記基板は、単結晶シリコンを含む方法。
【請求項１１】
請求項９記載の方法において、
各々の半導体の支柱は、ＰＩＮダイオードを含む方法。
【請求項１２】
ＰＩＮダイオードを形成する方法であって、次の連続するステップ、すなわち、
ａ）始めに、シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、
ｂ）その後に、前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）その後に、前記支柱を前記第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項１４】
請求項１３記載の方法において、
前記支柱を第１の温度で加熱するステップは、約２４時間にわたって行われる方法。
【請求項１５】
請求項１３記載の方法において、
前記支柱を第１の温度で加熱するステップは、約３７５℃〜約６２５℃の温度で行われる方法。
【請求項１６】
請求項１３記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５００℃〜約８５０℃の温度で約１２０秒間までにわたって行われる方法。
【請求項１７】
請求項１３記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは０．０１と０．９９との間にある方法。
【請求項１８】
請求項１３記載の方法において、
前記合金は、およそＳｉ0.8 Ｇｅ0.2 である方法。
【請求項１９】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）シリコンおよびゲルマニウムの合金を含むアモルファス半導体の支柱を形成するステップと、
ｂ）前記支柱を第１の温度で少なくとも３０分間にわたって加熱するステップと、
ｃ）前記支柱を前記合金の前記第１の温度より高い第２の温度で僅かに１２０秒間にわたって加熱するステップと、を含み、
前記モノリシックな３次元メモリアレイは、基板より上にモノリシック的に形成された第１のメモリレベルと、前記第１のメモリレベルより上にモノリシック的に形成された第２のメモリレベルとを含む方法。
【請求項２０】
請求項１９記載の方法において、
前記支柱を第１の温度で加熱するステップは、少なくとも６０分間にわたって行われる方法。
【請求項２１】
請求項１９記載の方法において、
前記支柱を第１の温度で加熱するステップは、約３７５℃〜約６７０℃の温度で行われる方法。
【請求項２２】
請求項１９記載の方法において、
前記支柱を第２の温度で加熱するステップは、約５５０℃〜約８５０℃の温度で約１０〜約１２０秒間にわたって行われる方法。
【請求項２３】
請求項１９記載の方法において、
前記合金は、Ｓｉ1-x Ｇｅx であり、ここでｘは０．０１と０．９９との間にある方法。
【請求項２４】
請求項１９記載の方法において、
前記合金は、およそＳｉ0.8 Ｇｅ0.2 である方法。

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JUNCTION DIODE WITH REDUCED REVERSE CURRENT

RELATED APPLICATIONS
[0001 ] The present application claims benefit of United States Patent Application No. 11/765,254, filed June 19, 2007, which is incorporated herein by reference in its entirety. This application is related to Herner, United States Patent Application No. 11/765,269, "Highly Scalable Thin Film Transistor", filed June 19, 2007, which is incorporated herein by reference in its entirety.

BACKGROUND OF THE INVENTION
[0002] The invention relates to a junction diode comprising semiconductor alloys. Some devices, as in Herner et al., U.S. Patent Application Serial No. 10/326,470, "An Improved Method for Making High Density Nonvolatile Memory," filed Dec. 19, 2002, (hereinafter the '470 application), which is hereby incorporated by reference, employ a vertically oriented semiconductor junction diode. Dopant types and levels may be varied throughout the diode, but the entire diode is formed of a single semiconductor or
semiconductor alloy.
[0003] The present application pursues other methods of preparing a junction diode to improve device performance. In general, silicon-germanium diodes can provide higher forward and reverse currents than comparable silicon diodes as taught in the '470 application. It is preferable to minimize the reverse current and maximize the forward current.

SUMMARY OF THE PREFERRED EMBODIMENTS
[0004] The present invention is defined by the following claims, and nothing in this section should be taken as a limitation on those claims. In general, the invention is directed to a method to anneal an amorphous film formed of a silicon-germanium alloy.
More particularly, the invention is directed to method of making a p-i-n diode of Sii-xGey.

Such a diode may be used in a memory cell, for example in a monolithic three dimensional memory array.
[0005] A first aspect of the invention provides for a method for forming a junction diode, the method comprising: a) forming .semiconductor pillars, the pillars comprising an amorphous alloy of silicon and germanium; b) heating said pillars at a first temperature for at least 30 minutes; and c) heating said pillars at a second temperature, wherein the second temperature is higher than the first temperature, for about 120 seconds or less.
[0006] An embodiment of the invention provides for a method for forming a monolithic three dimensional memory array, the method comprising: a) forming semiconductor pillars comprising Siι.xGex where x is between 0.01 and 0.99; b) heating said pillars at a first temperature from approximately 43O0C to approximately 7000C for between approximately 60 minutes and approximately 24 hours; and then c) heating said pillars at a second temperature from approximately 55O0C to approximately 85O0C for up to approximately 120 seconds, the monolithic three dimensional memory array comprising a first memory level monolithically formed above a substrate and a second memory level monolithically formed above the first memory level.
[0007] Another aspect of the invention provides for a method for forming a p-i-n diode, the method comprising the sequential steps of: a) first forming amorphous semiconductor pillars, the pillars comprising an alloy of silicon and germanium; b) then heating said pillars at a first temperature for at least 30 minutes; and c) then heating said pillars at a second temperature higher than the first temperature for no more than 120 seconds.
[0008] Another embodiment of the present invention provides for a method for forming a monolithic three dimensional memory array, the method comprising: a) forming amorphous semiconductor pillars, the pillars comprising an alloy of silicon and
germanium; b) heating said pillars at a first temperature for at least 30 minutes; and c) heating said pillars at a second temperature higher than the first temperature of said alloy for no more than 120 seconds, the monolithic three dimensional memory array comprising a first memory level monolithically formed above a substrate and a second memory level monolithically formed above the first memory level.
[0009] Each of the aspects and embodiments of the invention described herein can be used alone or in combination with one another.
[0010] The preferred aspects and embodiments will now be described with reference to the attached drawings.

BRIEF DESCRIPTION OF THE DRAWINGS [001 1] Fig. 1 is a perspective view of a memory cell comprising a vertically oriented junction diode disposed between top and bottom conductors.
[0012] FIGS. 2A-2D are cross-sectional views of possible electrical configurations for junction diodes.
[0013] Fig. 3 is a cross-sectional view of portions of a junction diode.
[0014] FIGS. 4A and 4B are cross-sectional views illustrating the formation of a memory cell according to the present invention.
[0015] Fig. 5 is a graph showing the crystallization transition temperatures during the deposition of Si^xGex alloys.
[0016] Fig. 6 is a graph showing the anneal time and temperature needed to crystallize amorphous Sii.χGex alloys with a single anneal.
[0017] Fig. 7 is a chart showing reverse current vs. voltage data for the anneal sequence of the subject invention, compared with a single anneal procedure.
[0018] Fig. 8 is a probability plot showing current in memory cells utilizing the anneal sequence of the subject invention and also in memory cells utilizing only a single anneal procedure.
DETAILED DESCRIPTION OF THE INVENTION
[0019] A semiconductor junction diode, for example a p-n diode or a p-i-n diode, has been paired with a dielectric antifuse layer to form a memory cell, for example in the monolithic three dimensional memory array described in the '470 application.
[0020] The term junction diode is used herein to refer to a semiconductor device with the property of conducting current more easily in one direction than the other, having two terminal electrodes, and made of semiconducting material which is p-type at one electrode and n-type at the other. Examples include p-n diodes, which have p-type semiconductor material and n-type semiconductor material in contact, and p-i-n diodes, in which intrinsic (undoped) semiconductor material is interposed between p-type
semiconductor material and n-type semiconductor material.
[0021] A preferred memory cell of the subject application includes a vertically oriented junction diode disposed between conductors; in some embodiments the cell will further have a dielectric antifuse layer interposed between the junction diode and one of the conductors. A memory cell 2 according to the subject application is shown in Fig. 1 A first conductor 20 preferably comprises titanium nitride layer 4 and tungsten layer 6.

Junction diode 30 is formed on optional titanium nitride barrier layer 8 and comprises heavily doped semiconductor layer 10 of a first conductivity type, layer 12 which is undoped semiconductor material or lightly doped semiconductor material, and heavily doped semiconductor layer 14 of the second conductivity type. A thin silicon dioxide antifuse layer 16 may be formed on top of the junction diode 30. Second conductor 40 preferably comprises titanium nitride layer 18 and tungsten layer 22.
[0022] The memory cell 2 is unprogrammed when antifuse layer 16 is intact. To program the cell, a voltage sufficient to cause breakdown of the antifuse material is applied across antifuse layer 16. It is advantageous to maximize the difference in current between an unprogrammed cell and a programmed cell.
[0023] In general, the diodes of the subject application may take one of four basic configurations as depicted in Figs. 2A-2D. The top and bottom regions are always heavily doped and have opposite conductivity types: either the bottom region is N+ and the top region is P+ or the bottom region is P+ and the top region is N+. These heavily doped regions provide good ohmic contact to the adjacent conductors.
[0024] The middle lightly doped or intrinsic region is interposed between and in contact with the top and bottom heavily doped regions. Even when this region is deposited with no intentional doping, it will always behave as though it is slightly n- or p-type, possibly due to contaminants or defects.
[0025] Thus the four electrical configurations as determined by dopant types and concentrations are: P+ at the bottom, N- in the middle, N+ at the top (shown in Fig. 2A); P+ at the bottom, P- in the middle, N+ at the top (shown in Fig. 2B); N+ at the bottom, N-in the middle, P+ at the top (shown in Fig. 2C); and N+ at the bottom, P- in the middle, P+ at the top (shown in Fig. 2D).
[0026] Variations of the same diode are described in the '470 application and in Petti et al., U.S. Patent No. 6,946,719, "Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Suicide, hereinafter the '719 patent, hereby incorporated by reference. Varied terminology is used in the '470 application and the '719 patent: A diode which is P+ at the bottom, N- in the middle, and N÷ at the top may be described either as a P+N- diode having an N+ ohmic contact or as a p-i-n diode (the N-portion having been deposited with no intentional doping.) The diodes arc the same, and the difference is purely .semantic. The term "junction diode" is intended to be inclusive.

[0027] In the subject application, a silicon-germanium alloy forms all three regions of the diode. The ratio of silicon to germanium in the alloy may be constant throughout the diode, or may be different in different portions. Carrier mobility is higher in germanium than in silicon; thus forward current is higher for the same potential when such a germanium alloy is used. A silicon-germanium alloy is the subject of the present application.
[0028] Silicon and germanium are fully miscible and can be blended in any proportion. Conductivity characteristics of the resulting alloy tend to be between those of pure silicon and pure germanium; thus a Sio.sGeo.2 alloy, which is 80 atomic percent (at %) silicon and 20 at % Ge will have somewhat higher carrier mobility than pure silicon.
Increasing germanium content to, for example, Sio.sGeαs will improve carrier mobility further, while still not reaching that of pure germanium.
[0029] N- and p-type dopants are typically added to semiconductors used in semiconductor devices to increase the conductivity of the semiconductor. An additional difficulty in the use of germanium is the relatively high diffusivity of n-type dopants (e.g. phosphorous) in germanium compared to silicon. Turning to Fig. 3, if a diode is formed in germanium having a heavily doped n-type region 70 adjacent to a region 72 with a different dopant concentration, for example a lightly doped or intrinsic region, there is danger that subsequent exposure to high temperature will cause the dopants in heavily doped region 70 to diffuse into lightly doped region 72, effectively mitigating the desired doping concentration difference and compromising the device.
[0030] When used to form a diode, an alloy of silicon and germanium can provide higher forward and reverse currents than silicon. It is desirable to minimize the reverse current and maximize the forward current. The higher leakage current across the diode under reverse bias when the diode is formed of a silicon-germanium alloy is undesirable, however. The two-step anneal sequence of the subject invention, as will be described, has been found to minimize the reverse leakage current under reverse bias while maximizing the forward current of a Siι-xGex diode.
[0031] Examples will be given of several embodiments of the present invention. Detailed information regarding materials, process steps and dimensions will be provided, but it will be apparent to those skilled in the art that many of these details can be modified, added, or omitted while the result falls within the scope of the invention.

[0032] Some of the methods and details described here by way of illustration are described more fully in the "470 application. Useful information will also be found in Hemer et al., US Patent No. 7,224,013, "Junction Diode Comprising Varying
Semiconductor Compositions." hereinafter the '013 patent and hereby incorporated by reference. For simplicity, not all of the details of the '470 application and the '013 patent are reproduced in this description, but no teaching of these applications is intended to be excluded.
[0033] Turning to Fig. 4A, formation of a memory level begins as in the '470 application. Fabrication begins on a suitable substrate (a monocrystalline silicon substrate, for example); typically a dielectric layer is formed over the substrate. The substrate and dielectric layer are not shown. Layers of titanium nitride 24 and tungsten 26 are deposited, then patterned and etched to form substantially parallel conductors, shown extending across the page. Dielectric fill (not shown) is deposited between and over the conductors, then planarized, for example by chemical-mechanical polishing (CMP) or etchback to expose the tungsten 26 of the conductors.
[0034] A thin barrier layer 28, preferably of titanium nitride, is optionally formed next on the conductors and fill. This barrier layer prevents reaction between the tungsten of the conductors and the semiconductor to be deposited above it.
[0035] Next, amorphous semiconductor material is deposited which will eventually form vertically oriented pillar-shaped diodes. As noted earlier, this diode may take one of four electrical configurations. For simplicity, this description will discuss just one: n+ on the bottom, intrinsic in the middle, p+ on top. Depending on deposition conditions, in some embodiments, intrinsic silicon-germanium may behave as if lightly n-doped. It will be understood that any of the four electrical configurations can be made by choosing appropriate dopant types and concentrations. In general, p-type dopants enhance crystallization. In the present invention, deposition temperatures are chosen that are low enough to deposit amorphous semiconductor films, when the films are lightly n- or p-type doped, or heavily n-type doped. Heavily p-type in situ doped silicon, silicon-germanium, or germanium tends to be polycrystalline as deposited, even at low deposition
temperatures. The semiconductor films that are deposited in the amorphous state require a subsequent thermal anneal to complete crystallization. In the present example, the first layer of silicon-germanium in the subject invention is doped with an n-typc dopant, such as antimony, arsenic, or phosphorus.
[0036] In this example, a first layer 32 of about 100 to about 800 angstroms, for example about 200 angstroms of in situ Sio.sGeo.2 doped with phosphorus is deposited to form an n-type silicon-germanium layer which is entirely or predominantly amorphous as deposited. This first layer 32 is preferably heavily doped, with a dopant concentration of about IxIO19 to about 2 xlO21 atoms/cm\ preferably about 8x1020 atoms/cm3. Any conventional source gases can be flowed to provide the silicon and germanium atoms, for example SiFU, SbH6, or dichlorosilane to provide silicon, and GeHa to provide germanium. In general, in the preparation of a Sii-xGex layer, the exact composition is a function of the deposition temperature and source gas concentration. Thus the GeHa, (SiHa + GeHa) ratio (in one example) can range from .02 to 0.5, and the source gases can be flowed at the temperature ranges discussed herein. Those skilled in the art will recognize that different flow rates and compositions at different temperatures for different lengths of time will affect the thickness and composition of the layers being grown, and annealed. It would also be possible for layer 32 to be deposited without doping, in which case it would be amorphous as desired, and then doped by ion implantation.
[0037] Next about 3300 angstroms of intrinsic Sio.sGeo.2 is deposited to form layer 34. This region of the diode is deposited with no added dopant, and generally will behave as if slightly π-type. If desired, this region can be lightly doped with n-type dopants. While SiHa and GeHa. are used as souce gases in this example, any conventional source gas can be flowed to provide the germanium atoms.
[0038] Up to about 600 angstroms of silicon-germanium will be removed by a subsequent planarization step.
[0039] The result is a Sio.sGeo.2 stack. This stack, including layers 34 and 32, is patterned and etched using conventional photolithography and etch techniques to form a plurality of evenly spaced substantially vertical pillars separated by gaps. Each pillar is disposed substantially on an underlying conductor. Some misalignment can be tolerated.
[0040] The gaps between the pillars are filled with a dielectric material 38 deposited between and over the pillars. Planarization, for example by CMP or etchback, is performed to expose the tops of the pillars. Ion implantation with p-type dopants is performed after planarization to heavily dope the silicon at the top of the pillar, creating heavily doped region 36, which may be about 100 to about 800 angstroms thick, for example about 200 angstroms thick. In other embodiments, the top region of the pillar could have been in situ doped with p-type dopants during deposition instead of being doped by implantation. Fig. 4A shows the structure at this point.
[0041] As described in Herner et al., US Patent Application No. 10/955,549, "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States," filed September 29, 2004; and in Herner et al., US Patent Application No. 1 1/148,530, "Nonvolatile Memory Cell Operating by Increasing Order in
Polycrystalline Semiconductor Material," filed January 8, 2005, both hereby incorporated by reference, the semiconductor diodes just described are formed of semiconductor material in an initial high-impedance state. When exposed to a programming voltage, the semiconductor material of the diodes is converted to a low-impedance state.
[0042] Thus the silicon-germanium of the diode is not substantially conductive as formed after crystallization, and will be converted to a low-impedance state by a subsequent programming pulse. This change in the semiconductor material from a high-impedance to a low-impedance state may serve as the basis of the memory cell and thus formation of a dielectric rupture antifuse layer is optional. Application of a programming voltage between the bottom conductor and the top conductor yet to be formed will cause dielectric rupture of the antifuse layer, if present, and will convert the polycrystalline silicon-germanium of the diode to a low- impedance state.
[0043] If an antifuse is to be formed, it should be formed at this point, preferably by deposition at a temperature low enough to avoid crystallizing the silicon-germanium of regions 32, 34, and 36 of the diode. The dielectric rupture antifuse layer can be a deposited dielectric such as a HfO2 layer. For example, Hfθ2 can be deposited at 3000C, which maintains all layers in the amorphous state and limits dopant diffusion, thereby
maintaining the thickness of undoped region 34 and limiting reverse leakage.
Alternatively, a higher dielectric antifuse film is deposited before deposition of the silicon-germanium making up the diode.
[0044] Continuing to Fig. 4B, an adhesion layer 48 is deposited, preferably 200 angstroms of conductive material, such as titanium nitride. Tantalum nitride, tungsten nitride, tantalum, or titanium tungsten can be substituted for titanium nitride. In Fig. 4B, the optional dielectric rupture antifuse layer is not shown.

[0045] An appropriate thickness, for example about 1700 angstroms of tungsten 50 is deposited on titanium nitride layer 48, then the tungsten and titanium nitride layers are patterned and etched to form substantially parallel evenly spaced second conductors. The second conductors are preferably substantially perpendicular to the first conductors. The junction diode is preferably aligned at the intersection of the vertical projections of the first conductor below it and the second conductor above it, but some misalignment can be tolerated.
[0046] The first (bottom) conductors, junction diodes, and second (top) conductors form a first memory level. Another memory level can be monolithically formed above this first memory level. A second level of junction diodes can be formed on the second conductors, for example. Third conductors can be formed above the second level of junction diodes to complete a second memory level. The third conductors will preferably extend in substantially the same direction as the first conductors. The second conductors act as the top conductors of the first memory level and the bottom conductors of the second memory level. Fabrication can be employed to form additional memory levels.
[0047] Alternatively, in other embodiments, conductors may not be shared, and an interlevel dielectric may separate adjacent memory levels.
[0048] In the example just described, the silicon-germanium of layers 32, 34, and 36 is deposited substantially amorphous, and must be annealed at a higher temperature to crystallize it. The crystallizing anneal is preferably performed after fabrication of all memory levels is complete.
[0049] A high temperature anneal can have unfortunate side effects, including unwanted dopant diffusion and peeling of, for example, metal or silicon dioxide layers or elements caused by differential expansion and contraction of unlike materials when heated and cooled. A germanium or a silicon-germanium alloy region will crystallize at a lower temperature than will a silicon-only region This is shown graphically in Fig. 5, where the transition temperature in the deposition of the silicon-germanium layer from amorphous (o) to partially crystalline (x) is shown to decrease as the germanium content in Sii-xGex increases. Fig. 6 shows that the temperature required when annealing to achieve complete crystallization of all devices of amorphous Si|.xGex for a given period of time decreases as germanium content increases. Therefore it is seen that increasing the germanium content of a silicon-germanium alloy decreases the temperature at which crystallization of the alloy will occur. However, the addition of germanium typically also increases current through the diode under both forward and reverse bias.
[0050] For a memory cell it is preferred to maximize the difference between programmed and unprogrammed current. Such a difference allows the programmed and unprogrammed states of the cell to be reliably distinguishable and provides for as wide a margin as possible for variations in manufacturing and operation. Clearly a larger difference between the programmed and the unprogrammed current makes reliable sensing of the state of the cell easier. It is also highly desirable to have a low reverse bias leakage for these memory cells to minimize the current required when programming large arrays.
[0051] Aspects of the present invention provide for a two-step anneal process that results in reduced current in reverse bias compared to a one-step anneal. The silicon-germanium of the p-i-n diode is deposited in an amorphous state and then crystallized by this two-step annealing process. The p-i-n diode is subjected to a first lower temperature for a longer time and then heated at a higher temperature for a short time. Current-voltage curves for vertical SiGe diodes which have undergone either a one-step or two-step crystallization anneal are shown in Fig. 7. The diode annealed in a two-step anneal is shown to have lower reverse current and higher forward current (curve D) compared to the diode annealed in a one-step anneal (curve C). The resulting current leakage is shown in Fig. 7 to be minimized and the forward current maximized, with the anneal sequence of C (one-step anneal) and D (two-step anneal) compared. It will be seen that at negative voltage (with the diode under reverse bias) the undesirable reverse current D is lower for the diode crystallized by the two-step anneal of the present invention, while at positive voltage (with the diode under forward bias) the forward current D is higher for the diode crystallized by a two-step anneal.
[0052] While not wishing to be bound by any one theory, it is believed that the first anneal of the two-step anneal, which is a longer-time, lower-temperature furnace anneal, slowly crystallizes the amorphous silicon-germanium. The result is larger silicon-germanium grains when compared to a fast crystallization rate. A slow crystallization anneal results in fewer nucleation sites, so a nucleating grain can grow larger before contacting a neighboring grain. Grain boundaries are defect sites which can increase the reverse leakage of the diode and therefore larger grains arc better. The second anneal, which is a shorter-time, higher-temperature furnace anneal, decreases the density of interior grain defects such as microtwins, which arc known electrically active defects. This two-step anneal should minimize two contributors to reverse leakage: grain boundaries and intragrain defects which can increase reverse leakage of the diode, and thereby decrease reverse leakage while maintaining a high forward current.
[0053] Many amorphous diodes made of Sio.sGeo.2 pillars were subjected to various crystallization anneals, and the reverse current at -6.5 volts and the forward current at + 2 volts were measured. Fig. 8 is a probability plot of these measurements. The following anneal conditions were used on samples 1, 2, and 3:



[0054] Fig. 8 depicts the forward current for samples 1, 2, and 3 with plots E, F, and G for a programmed diode when a read voltage of 2 volts is applied, and the reverse current for the same three samples are shown in plots H, I, and J. As can be seen, the difference between forward and reverse current is maximized for sample 3, the diode subjected to the two-step anneal. The reverse current is minimized and the forward current is maximized with the two-step anneal compared to the one-step anneal, as shown by Fig. 8.
[0055] With the method of annealing of the subject invention, the initial heating step for a pillar of Sii.xGex, where x is between 0.01 and 0.99, should be from
approximately 3500C to approximately 625°C for a period of time of at least 30 minutes to 48 hours, and preferably 1 to 24 hours, and most preferably 1 hour at 5500C - 7000C or 24 hours at 4500C- 6000C. The second heating step should be from approximately 55O0C to approximately 85O0C, preferably for a period of time up to about 120 sec, preferably from 1 second to 30 seconds, for example 10 seconds at 6500C to 7500C or 15 seconds at 7000C to 900cC . The preferred silicon-germanium alloy is Si|-xGex where x is between about 0.01 and about 0.99, preferably between about 0.1 and about 0.5, for example x may be about 0.2 or about 0.4.

I l [0056] To show the breadth of the subject invention, the following examples are presented which show preferred ranges of composition of Sii-xGex (x=.01? >.99) pillars and a preferred anneal sequence for each:





[0057] The anneal sequence set forth above in the Table can be seen to heat the silicon-germanium diodes in a sequence that includes a first step of heating at a lower temperature for a relatively long period of time, i.e., from 1 to 24 hours at temperatures from 350cC to 7000C, depending on the particular silicon-germanium alloy composition. The specific anneal sequences presented in this table are examples only.
[0058] In a second step, the silicon-germanium diode is annealed at a higher temperature for a relatively short time, i.e., 10 to 120 seconds, at a temperature from 55O0C to 9000C, depending on the particular silicon-germanium alloy composition.
[0059] Preferred is a heating sequence for a diode having the composition
Sii.xGe.x where x is between 0.01 and 0.3, wherein the heating sequence is either at 48O0C to 5600C for 24 hours, or 565°C -675°C for 1 hour as a first step, and as a second step, 7000C to 85O0C for 10- 120 seconds.
[0060] In one embodiment a pillar having the composition Sio sGeo2 is annealed at 6000C for 1 hour or 500°-540° for 24 hrs. and then at 7500C for 10-120 seconds.
[0061] With this two-step heating and annealing sequence, applicant has maximized forward current and minimized reverse current, as compared to a single annealing step. If this two-step annealing sequence is performed after fabrication of all of the memory levels of the three dimensional array is complete, care must be taken to make sure that no fabrication step takes place at a temperature that rises above the crystallization temperature for the silicon-germanium alloy being used.
[0062] A monolithic three dimensional memory array is one in which multiple memory levels are formed above a single substrate, such as a wafer, with no intervening substrates. The layers forming one memory level are deposited or grown directly over the layers of an existing level or levels. In contrast, stacked memories have been constructed by forming memory levels on separate substrates and adhering the memory levels atop each other, as in Leedy, US Patent No. 5,915,167, "Three dimensional structure memory." The substrates may be thinned or removed from the memory levels before bonding, but as the memory levels are initially formed over separate substrates, such memories are not true monolithic three dimensional memory arrays.
[0063] A monolithic three dimensional memory array formed above a substrate comprises at least a first memory level formed at a first height above the substrate and a second memory level formed at a second height different from the first height. Three, four, eight, or indeed any number of memory levels can be formed above the substrate in such a multilevel array.
[0064] The foregoing detailed description has described only a few of the many forms that this invention can take. For this reason, this detailed description is intended by way of illustration, and not by way of limitation. It is only the following claims, including all equivalents, which are intended to define the scope of this invention.

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1. A method for forming a junction diode, the method comprising:
a) forming semiconductor pillars, the pillars comprising an amorphous
alloy of silicon and germanium;
b) heating said pillars at a first temperature for at least 30 minutes; and c) heating said pillars at a second temperature, wherein the second
temperature is higher than the first temperature, for about 120
seconds or less.

2. The method for forming the junction diode of claim 1, wherein the step of heating said pillars at the first temperature is conducted for at least 60 minutes.

3. The method of claim 1, wherein the step of heating the pillars at the first temperature is conducted at a temperature of about 6750C to about 7000C.

4. The method of claim 1 , wherein the step of heating the pillars at the first temperature is approximately 67O0C for approximately 60 minutes.

5. The method of claim 1, wherein the step of heating the pillars at the second temperature is conducted at a temperature of about 5500C to about 85O0C for up to about 120 seconds.

6. The method of claim 1, wherein the step of heating the pillars at the second temperature is conducted at approximately 8000C for about 10 to about 120 seconds.

7. The method of claim 1, wherein the alloy comprises Sii-xGeΛ where x is between 0.01 and 0.99.

8. The method of claim I, wherein the alloy is is Siι.χGex, where x is about 2.0.

9. A method for forming a monolithic three dimensional memory array, the method comprising:
a) forming semiconductor pillars comprising Si1-XGex where x is between 0.01 and 0.99;
b) heating said pillars at a first temperature from approximately 43O0C to
approximately 7000C for between approximately 60 minutes and
approximately 24 hours: and then
c) heating said pillars at a second temperature from approximately 55O0C to
approximately 85O0C for up to approximately 120 seconds,
the monolithic three dimensional memory array comprising a first memory level monolithically formed above a substrate and a second memory level monolithically formed above the first memory level.

10. The method of claim 9 wherein the substrate comprises monocrystalline silicon.

11. The method of claim 9 wherein each semiconductor pillar comprises a p-i-n diode.

12. A method for forming a p-i-n diode, the method comprising the sequential steps of:
a) first forming amorphous semiconductor pillars, the pillars
comprising an alloy of silicon and germanium;
b) then heating said pillars at a first temperature for at least 30 minutes;
and
c) then heating said pillars at a second temperature higher than the first
temperature for no more than 120 seconds.

13. The method for forming the p-i-n diode of claim 12, wherein the step of heating said pillars at the first temperature is conducted for at least 60 minutes.

14. The method of claim 13, wherein the step of heating said pillars at the first temperature is conducted for approximately 24 hours.

15. The method of claim 13, wherein the step of heating the pillars at the first temperature is conducted at a temperature of about 3750C to about 6250C.

16. The method of claim 13, wherein the step of heating the pillars at the second temperature is conducted at a temperature of about 5000C to about 85O°C for up to about 120 seconds.

17. The method of claim 13, wherein the alloy is Sii-xGexi where x is between 0.01 and 0.99.

18. The method of claim 13 , wherein the alloy is approximately Sto.sGeo.2..

19. A method for forming a monolithic three dimensional memory array, the method comprising:
a) forming amorphous semiconductor pillars, the pillars comprising an
alloy of silicon and germanium;
b) heating said pillars at a first temperature for at least 30 minutes; and c) heating said pillars at a second temperature higher than the first
temperature of said alloy for no more than 120 seconds,
the monolithic three dimensional memory array comprising a first memory level monolithically formed above a substrate and a second memory level monolithically formed above the first memory level.

20. The method of claim 19, wherein the step of heating said pillars at the first temperature is conducted for at least 60 minutes. .

21. The method of claim 19, wherein the step of heating the pillars at the first temperature is conducted at a temperature of about 3750C to about 67O0C.

22. The method of claim 19, wherein the step of heating the pillars at the second temperature is conducted at a temperature of about 55O0C to about 85O0C for about 10 to about 120 seconds.

23. The method of claim 19, wherein the alloy is Siι-xGex where x is between 0.01 and 0.99.

24. The method of claim 19, wherein the alloy is approximately Sio.sGeo.2.-


【特表2010-530642】
ＷＯ２００８／１５６７５４
より引用